专利名称：抽取滤波器以及测试装置的制作方法
技术领域：
本发明是关于一种抽取滤波器(thinning fi1ter)以及测试装置(testdevice)。尤其，本发明是关于一种电路规模较小的抽取滤波器、以及具备该抽取滤波器的测试装置。对于认可参照文献的并入的指定国家而言，通过参照而将下述申请案所记载的内容并入本申请案中，以作为本申请案记载的一部分。
日本专利特愿2004-201069 申请日2004年7月7日背景技术抽取滤波器是由低通滤波器(low-pass filier)以及降低取样器(downsampler)所构成。低通滤波器例如可以通过FIR(Far Infrared Ray，远红外线)滤波器而实现，是由使输入数据延迟的寄存器、将输入数据乘以滤波系数的乘法器、以及将乘算结果累加的累加器所构成的。该降低取样器例如可以通过寄存器而实现，针对每M个输入数据而将使能信号(enablesignal)输入寄存器中，以此针对每M个输入数据而消除(M-1)个输入数据。(例如，参照非专利文献1及2)。
非专利文献1尾知博，仿真模拟的数字信号处理，CQ出版股份有限公司，2001年7月1日非专利文献2贵家仁志，MULTIRATE信号处理股份有限公司，股份有限公司昭晃堂，1995年10月6日在先前的抽取滤波器中，FIR滤波器所具有的乘法器的电路占据了抽取滤波器电路的大部分。因此，为了缩小该抽取滤波器的电路规模，必须缩小FIR滤波器所具有的乘法器的电路规模。然而，如果减少乘法器的个数，则会导致动作速率下降，而且，为了提高动作速率必须增加乘法器的个数，从而难以实现该抽取滤波器的电路规模的缩小与动作速率的提高这两者。
发明内容
因此，本发明的目的在于提供一种可以解决上述课题的测试装置。该目的是通过权利要求书中的独立项所揭示的特征的组合而达成。而且，附属项规定有对本发明更有利的具体例。
根据本发明的第1形态，是一种抽取滤波器，其包括第1抽取部，对所输入的数据进行降低取样；第1滤波部，对由第1抽取部所降低取样的数据进行滤波并输出；以及第2抽取部，对由第1滤波部所滤波的数据进一步进行降低取样，并且，第1滤波部对由第2抽取部所降低取样的数据进一步进行滤波并输出。
本发明的抽取滤波器更包括第3抽取部，以所输入的数据中与第1抽取部不同的时序，对所输入的数据进行降低取样；第2滤波部，以与第1滤波部的滤波系数不同的滤波系数对由第3抽取部所降低取样的数据进行滤波并输出；以及第4抽取部，对由第2滤波部所滤波的数据进一步进行降低取样，并且，第2滤波部对由第4抽取部所降低取样的数据进一步进行滤波并输出。
第1抽取部与第2抽取部也可以利用相同的抽取率对数据进行降低取样。本发明的抽取滤波器更包括累加器，将第1滤波部所输出的数据与第2滤波部所输出的数据进行累加并输出。本发明的抽取滤波器更包括使所输入的数据延迟的延迟部，并且，第3抽取部对由延迟部所延迟的数据进行降低取样。
第1抽取部获取所输入的数据及由第2抽取部所输出的数据，在对所输入的数据进行了降低取样的数据之间，插入由第2抽取部所输出的数据并供给至第1滤波部，第2抽取部获取由延迟部所延迟的数据及由第4抽取部所输出的数据，并在对由延迟部所延迟的数据进行了降低取样的数据之间，插入由第4抽取部所输出的数据并供给至第2滤波部。
第1滤波部包括第1乘法器，将由第1抽取部或第2抽取部所降低取样的数据乘以第1滤波系数并输出；第2乘法器，将由第1抽取部或第2抽取部所降低取样的数据乘以第2滤波系数并输出；以及累加器，将第1乘法器所输出的数据与第2乘法器所输出的数据进行累加。
第1滤波部可以变更滤波系数，并利用所设定的滤波系数，对由第1抽取部或第2抽取部所降低取样的数据进行滤波并输出。
根据本发明的第2形态，是一种对被测试组件进行测试的测试装置，其包括模拟数字转换部，对被测试组件所输出的数据进行取样并将该数据转换为数字信号的数据；抽取滤波器，对模拟数字转换部所输出的数据进行降低取样；以及良否判定部，根据由抽取滤波器所降低取样的数据，以判定被测试组件的良否，并且，抽取滤波器包括第1抽取部，对所输入的数据进行降低取样；第1滤波部，对由第1抽取部所降低取样的数据进行滤波并输出；以及第2抽取部，对由第1滤波部所滤波的数据进一步进行降低取样，并且，第1滤波部对由第2抽取部所降低取样的数据进一步进行滤波并输出。
另外，上述发明的概要并未列举本发明的所有必要特征，上述多个特征群的次组合(sub-combination)也可以构成本发明。
根据本发明，可提供一种电路规模较小，且动作速率较高的抽取滤波器、以及具备该抽取滤波器的测试装置。
图1是表示测试装置100的结构的一例的图。
图2是表示抽取滤波器110的结构的一例的图。
图3是表示抽取滤波器110的时序图的第1例的图。
图4是表示抽取滤波器110的时序图的第2例的图。
图5是表示运算部206的结构的第1变形例的图。
图6是表示运算部206的结构的第2变形例的图。
10DUT100测试装置102测试头104主机106工作站108A/D110抽取滤波器112存储器114良否判定部200输入锁存电路202输入部204输入选择部206运算部208后阶输入制作部210输出锁存电路 266控制部214、216、220、224、240、244、258、260、264多路器218、222、238、242、256、262、502、504、506、508、510、532、534、536、538、540、608、612、628、632中间数据保持部226、228、230、246、248、250、514、518、522、544、552、602、604、606、622、624、626乘法器232、234、236、252、254、512、516、520、524、526、542、546、550、554、556、560、610、614、630、634、640累加器r00、r01、r02、r03、r04、r05、r06、r11、r12、r13、r14、r15、r16、r21、r22、r23、r24寄存器misel、mbsel、mosel选择信号r0en、r1en、r2en使能信号具体实施方式
以下，通过发明的实施形态对本发明进行说明，但以下实施形态并不限定权利要求书中的发明，而且，实施形态中所说明的所有的特征的组合并不限于发明的解决手段所必须者。
图1表示本发明的一实施形态的测试装置100的结构的一例。测试装置100包括测试头(test head)102、主机(main frame)104、以及工作站(work station)106。测试装置100通过测试头102测定被测试组件(Device Under Test)(以下称为“DUT”)10所输出的测试信号，对由主机104所测定的测试信号实施所期望的信号处理，并利用工作站106对测试信号进行分析，以此来对DUT10进行测试。
测试头102包括模拟测试用测试模组(test module)、数字测试用的测试模组等多个测试模组，数字测试用测试模组包括作为本发明的模拟数字转换部的一例的A/D108。A/D108对DUT10所输出的数据进行取样，并将该数据转换为数字信号的数据，并供给至主机104。
主机104包括抽取滤波器110以及存储器112，抽取滤波器110对A/D108所输出的数据进行降低取样，并供给至存储器112中以进行存储。工作站106包括良否判定部114，良否判定部114根据由抽取滤波器110所降低取样并存储于存储器中的数据，判定DUT10的良否。当根据良否判定部114的良否判定的结果，检测出DUT10为不良时，将DUT10报废或对DUT10进行修补。
图2表示本实施形态的抽取滤波器110的结构的一例。抽取滤波器110包括输入锁存电路200、输入部202、输入选择部204、运算部206、后阶输入制作部208、输出锁存电路210、以及控制部266。输入部202包括寄存器r00。输入选择部204包括多路器(multiplexer)214以及多路器216。
运算部206包括中间数据保持部218、222、238及242、乘法器226、228、230、246、248及250、以及累加器232、234、236、252及254。中间数据保持部218包括寄存器r01、r11及r21、以及多路器220。中间数据保持部238包括寄存器r02、r12及r22、以及多路器240。中间数据保持部222包括寄存器r03、r13及r23、以及多路器224。中间数据保持部242包括寄存器r04、r14及r24、以及多路器244。
后阶输入制作部208包括中间数据保持部256以及262。中间数据保持部256包括寄存器r05及r15、以及多路器258及260。中间数据保持部262包括寄存器r06及r16、以及多路器264。
另外，多路器214、多路器258、多路器216、以及多路器264分别是本发明的第1抽取部、第2抽取部、第3抽取部、以及第4抽取部的一例。而且，中间数据保持部218及222、乘法器226、228及230、以及累加器232及234是本发明的第1滤波部的一例。而且，中间数据保持部238及242、乘法器246、248及250、以及累加器252及254是本发明的第2滤波部的一例。而且，寄存器r00是本发明的延迟部的一例。
另外，在本实施形态中，对通过重复3次抽取率为1/2的抽取，而实现抽取率为1/8的抽取的结构进行说明，但可明确得知的是，本发明的抽取滤波器也可以是通过重复N次抽取率为1/M的抽取，而实现抽取率为1/MN的抽取的结构。而且，在本实施形态中，抽取滤波器110具有2相的多相(polyphase)构造，但在其他实施形态中，也可以具有大于等于3相的多相构造。
首先，对抽取滤波器110的动作的概要进行说明。从输入锁存电路200所输入的数据由多路器214进行抽取，并由运算部206进行滤波。而且，从输入锁存电路200所输入的数据由寄存器r00延迟1取样值之后，由多路器216进行抽取，并由运算部206进行滤波。继而，由多路器214所抽取并经滤波的数据、与由多路器216所抽取并经滤波的数据，由累加器236进行累加，并输入至后阶输入制作部208。
继而，输入至后阶输入制作部208的数据由多路器258进一步进行抽取，并由运算部206进行滤波。而且，输入至后阶输入制作部208的数据由寄存器r06延迟1取样值之后，由多路器264进一步进行抽取，并由运算部206进行滤波。继而，由多路器258所抽取并经滤波的数据、与由多路器264所抽取并经滤波的数据，由累加器236进行累加，并再次输入至后阶输入制作部208。
接着，输入至后阶输入制作部208的数据由多路器258进一步进行抽取，并由运算部206进行滤波。而且，输入至后阶输入制作部208的数据由寄存器r16延迟1取样值之后，由多路器264进一步进行抽取，并由运算部206进行滤波。继而，由多路器258所抽取并经滤波的数据、与由多路器264所抽取并经滤波的数据，由累加器236进行累加，并从输出锁存电路210输出。
根据本实施形态，通过使抽取对象的数据循环，并使用相同的乘法器以及累加器来实现多次滤波的结构，不会降低动作速率而可以减少乘法器以及累加器的个数，从而可以缩小该抽取滤波器110的电路规模。
其次，对抽取滤波器110所具备的各构成要素的动作进行说明。输入锁存电路200从控制部266得到输入使能信号的供给，从而将A/D108所输出的数据供给至输入部202。接着，输入部202将从输入锁存电路200所输入的数据供给至多路器214。而且，寄存器r00将从输入锁存电路200所输入的数据延迟1取样值并供给至多路器216。
在输入选择部204中，多路器214根据控制部266所供给的选择信号(misel)，对从输入部202所输入的数据进行降低取样，并供给至中间数据保持部218以及乘法器226。具体而言，多路器214获取从输入部202所输入的数据、及由多路器258所输出的数据，根据从控制部266所供给的选择信号(misel)，交替地选择从输入部202所输入的数据、及由多路器258所输出的数据，并供给至中间数据保持部218以及乘法器226。亦即，多路器214在对从输入部202所输入的数据进行了降低取样的数据之间，插入由多路器258所输出的数据，并供给至中间数据保持部218以及乘法器226。
在中间数据保持部218中，寄存器r01根据从控制部266所供给的使能信号(r0en)，以保持从输入部202所输入并由多路器214所选择的数据，并输出至多路器220。而且，寄存器r11根据从控制部266所供给的使能信号(r1en)，以保持从多路器258所输入并由多路器214所选择的数据，并输出至多路器220。而且，寄存器r21根据从控制部266所供给的使能信号(r2en)，以保持从多路器258所输入并由多路器214所选择的数据，并输出至多路器220。
多路器220根据从控制部266所供给的选择信号(mbsel)，依次选择从寄存器r01、r11、以及r21所输入的数据，并供给至中间数据保持部222以及乘法器228。亦即，多路器220在从寄存器r01所输入的数据之间，插入从寄存器r11所输入的数据，而且，在从寄存器r01所输入的数据与从寄存器r11所输入的数据之间，插入从寄存器r21所输入的数据，并供给至中间数据保持部222以及乘法器228。
在中间数据保持部222中，寄存器r03根据从控制部266所供给的使能信号(r0en)，以保持由寄存器r01所保持并由多路器220所选择的数据，并输出至多路器224。而且，寄存器r13根据从控制部266所供给的使能信号(r1en)，以保持由寄存器r11所保持并由多路器220所选择的数据，并输出至多路器224。而且，寄存器r23根据从控制部266所供给的使能信号(r2en)，以保持由寄存器r21所保持并由多路器220所选择的数据，并输出至多路器224。
多路器224根据从控制部266所供给的选择信号(mbsel)，依次选择从寄存器r03、r13、以及r23所输入的数据，并供给至乘法器230。亦即，多路器224在从寄存器r03所输入的数据之间，插入从寄存器rl3所输入的数据，而且，在从寄存器r03所输入的数据与从寄存器r13所输入的数据之间，插入从寄存器r23所输入的数据，并供给至乘法器230。
亦即，寄存器r01以及r03根据使能信号(r0en)，依次保持从A/D108所输入并由多路器214所降低取样的数据，并进行偏移(shift)。而且，寄存器r11以及r13根据使能信号(r1en)，依次保持由多路器214所降低取样并由多路器258所降低取样的数据，并进行偏移。而且，寄存器r21以及r23根据使能信号(r2en)，依次保持由多路器214所降低取样并由多路器258进行了2次降低取样的数据，并进行偏移。
乘法器226将从多路器214所输出的数据，即，由多路器214或258所降低取样的数据乘以滤波系数h
并输出。而且，乘法器228将由多路器214或258所降低取样并从多路器220所输出的数据乘以滤波系数h[2]并输出。而且，乘法器230将由多路器214或258所降低取样并从多路器224所输出的数据乘以滤波系数h[4]并输出。而且，累加器232将乘法器226所输出的数据、与乘法器228所输出的数据进行累加并输出。并且，累加器234将累加器232所输出的数据、与乘法器230所输出的数据进行累加，并供给至累加器236。
如此，中间数据保持部218及222、乘法器226、228及230、以及累加器232及234，对由多路器214或258所降低取样的数据进行滤波，并输出至累加器236。另外，在本实施形态中，运算部206包括两个中间数据保持部218及222、三个乘法器226、228及230、以及两个累加器232及234，但在其他实施形态中，也可以包括三个或三个以上的中间数据保持部、四个或四个以上的的乘法器、以及三个或三个以上的累加器232。
另一方面，在输入选择部204中，多路器216根据从控制部266所供给的选择信号(misel)，对由寄存器r00延迟了1取样值的数据进行降低取样，并供给至中间数据保持部238以及乘法器246。即，多路器216以由输入锁存电路200所输入的数据中与多路器214不同的时序，对由输入锁存电路200所输入的数据进行降低取样。具体而言，多路器216获取由寄存器r00所延迟的数据、及由多路器264所输出的数据，根据从控制部266所供给的选择信号(misel)，交替地选择由寄存器r00所延迟的数据、及由多路器264所输出的数据，并供给至中间数据保持部238以及乘法器246。亦即，多路器216在对由寄存器r00所延迟的数据进行了降低取样的数据之间，插入由多路器264所输出的数据，并供给至中间数据保持部238以及乘法器246。
在中间数据保持部238中，寄存器r02根据从控制部266所供给的使能信号(r0en)，以保持由寄存器r00所延迟并由多路器216所选择的数据，并输出至多路器240。而且，寄存器r12根据从控制部266所供给的使能信号(r1en)，以保持从多路器264所输入并由多路器216所选择的数据，并输出至多路器240。而且，寄存器r22根据从控制部266所供给的使能信号(r2en)，以保持从多路器264所输入并由多路器216所选择的数据，并输出至多路器240。
多路器240根据从控制部266所供给的选择信号(mbsel)，依次选择从寄存器r02、r12、以及r22所输入的数据，并供给至中间数据保持部242以及乘法器248。亦即，多路器240在从寄存器r02所输入的数据之间，插入从寄存器r12所输入的数据，而且，在从寄存器r02所输入的数据与从寄存器r12所输入的数据之间，插入从寄存器r22所输入的数据，并供给至中间数据保持部242以及乘法器248。
在中间数据保持部242中，寄存器r04根据从控制部266所供给的使能信号(r0en)，以保持由寄存器r02所保持并由多路器240所选择的数据，并输出至多路器244。而且，寄存器r14根据从控制部266所供给的使能信号(r1en)，以保持由寄存器r12所保持并由多路器240所选择的数据，并输出至多路器244。而且，寄存器r24根据从控制部266所供给的使能信号(r2en)，以保持由寄存器r22所保持并由多路器240所选择的数据，并输出至多路器244。
多路器244根据从控制部266所供给的选择信号(mbsel)，依次选择从寄存器r04、r14、以及r24所输入的数据，并供给至乘法器250。亦即，多路器244在从寄存器r04所输入的数据之间，插入从寄存器r14所输入的数据，而且，在从寄存器r04所输入的数据与从寄存器r14所输入的数据之间，插入从寄存器r24所输入的数据，并供给至乘法器250。
亦即，寄存器r02以及r04根据使能信号(r0en)，依次保持由寄存器r00所延迟并由多路器216所降低取样的数据，并进行偏移。而且，寄存器r12以及r14根据使能信号(r1en)，依次保持由多路器216所降低取样并由多路器264所降低取样的数据，并进行偏移。而且，寄存器r22以及r24根据使能信号(r2en)，依次保持由多路器216所降低取样并由多路器264进行了两次降低取样的数据，并进行偏移。
乘法器246将从多路器216所输出的数据，即，由多路器216或264所降低取样的数据乘以滤波系数h[1]并输出。而且，乘法器248将由多路器216或264所降低取样并从多路器240所输出的数据乘以滤波系数h[3]并输出。而且，乘法器250将由多路器216或264所降低取样并从多路器244所输出的数据乘以滤波系数h[5]并输出。而且，累加器252将乘法器246所输出的数据、与乘法器248所输出的数据进行累加并输出。并且，累加器254将累加器252所输出的数据、与乘法器250所输出的数据进行累加，并供给至累加器236。
如此，中间数据保持部238及242、乘法器246、248及250、以及累加器252及254，对由多路器216或264所降低取样的数据进行滤波，并输出至累加器236。另外，在本实施形态中，运算部206包括两个中间数据保持部238及242、三个乘法器246、248及250、以及两个累加器252及254，但在其他实施形态中，也可以包括三个或三个以上的中间数据保持部、四个或四个以上的乘法器、以及三个或三个以上的累加器252。
累加器236对累加器234所输出的数据与累加器254所输出的数据进行累加，并输出至后阶输入制作部208以及输出锁存电路210中。
在中间数据保持部256中，寄存器r05根据从控制部266所供给的使能信号(r0en)，以保持从累加器236所输出的数据中由寄存器r01以及r03所保持的数据，并输出至多路器258以及260。寄存器r15根据从控制部266所供给的使能信号(r1en)，以保持从累加器236所输出的数据中由寄存器r11以及r13所保持的数据，并输出至多路器258以及260。
多路器258根据从控制部266所供给的选择信号(mosel)，对从寄存器r05或r15所输出的数据进行降低取样，并供给至多路器214。即，多路器258对由多路器214所降低取样并由运算部206所滤波的数据进一步进行降低取样，并供给至多路器214。具体而言，多路器258获取从寄存器r05所输出的数据、及从寄存器rl5所输出的数据，根据从控制部266所供给的选择信号(mosel)，依次选择从寄存器r05所输出的数据、及从寄存器r15所输出的数据，并供给至多路器214。亦即，多路器258在对从寄存器r05所输出的数据进行了降低取样的数据之间，插入由寄存器r15所输出的数据，并供给至多路器214。而且，多路器260根据从控制部266所供给的选择信号(mbsel)，将从寄存器r05或r15所输出的数据分别供给至寄存器r06以及r16。
在中间数据保持部262中，寄存器r06根据从控制部266所供给的使能信号(r0en)，以保持从多路器260所输出的数据中由寄存器r05所保持的数据，使之延迟1取样值并输出至多路器264。寄存器r16根据从控制部266所供给的使能信号(r1en)，以保持从多路器260所输出的数据中由寄存器r15所保持的数据，使之延迟1取样值并输出至多路器264。
多路器264根据从控制部266所供给的选择信号(mosel)，对从寄存器r06或r16所输出的数据进行降低取样，并供给至多路器216。即，多路器264对由多路器214所降低取样并由运算部206所滤波的数据进一步进行降低取样，并供给至多路器264。具体而言，多路器264获取从寄存器r06所输出的数据、及从寄存器r16所输出的数据，根据从控制部266所供给的选择信号(mosel)，依次选择从寄存器r06所输出的数据、及从寄存器r16所输出的数据，并供给至多路器216。亦即，多路器264在对从寄存器r06所输出的数据进行了降低取样的数据之间，插入由寄存器r16所输出的数据，并供给至多路器216。
输出锁存电路210从控制部266得到输出使能信号的供给，从而将从累加器236所输出的数据供给至存储器112。输出锁存电路210可以根据从控制部266所供给的输出使能信号，输出由寄存器r01、r02、r03、以及r04所保持的数据，即，输出了对由多路器214或216进行了1次抽取的数据进行了滤波的数据，也可以输出由寄存器rl1、r12、r13、以及r14所保持的数据，即，输出了由多路器214或216抽取之后由多路器258或264进行了1次抽取的数据，也可输出由寄存器r21、r22、r23、以及r24所保持的数据，即，输出了由多路器214或216抽取之后对由多路器258或264进行了两次抽取的数据进行了滤波的数据。
另外，多路器214、216、258、以及264利用相同的抽取率对数据进行降低取样。以此，在对由多路器214或216所抽取的数据进行滤波时、及在对由多路器258或264所抽取的数据进行滤波时，可以乘以相同滤波系数。因此，可以使抽取对象的数据循环，从而可以实现使用相同的乘法器及累加器来进行多次滤波的结构。
在其他例中，中间数据保持部218、222、238、以及242也可以通过存储器而实现。例如，中间数据保持部218、222、238、以及242也可以是双通道(dual porrt)存储器，该双通道存储器接收从控制部266所供给的写入地址或读出地址而进行数据的写入或读出。
而且，在其他例中，控制部266也可以通过存储器而实现。例如，控制部266可以将存储于由微程序序列发生器(microprogram sequencer)所指定的地址中的数据作为使能信号或地址信号而供给至中间数据保持部218、222、238、以及242。
而且，在其他例中，乘法器226、228、以及230也可以变更滤波系数，利用所设定的滤波系数，对由多路器214或258所降低取样的数据进行滤波并输出。而且，乘法器246、248、以及250也可以变更滤波系数，利用所设定的滤波系数，对由多路器216或264所降低取样的数据进行滤波并输出。
图3表示本实施形态的抽取滤波器110的时序图的第1例。本例是以多个时钟(clock)间隔自A/D108对抽取滤波器110施加输入数据的情况。
当输入两个输入数据(0以及1)时，在运算部206中，根据时钟信号(r0en)，一面将输入数据保持在寄存器r01及03、以及寄存器r02及04中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，以求得一个1/2抽取滤波器的计算结果(0(1/2))。进而，当输入两个输入数据(2以及3)时，在运算部206中，根据时钟信号(r0en)，一面将输入数据保持在寄存器r01及03、以及寄存器r02及04中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，以求得一个1/2抽取滤波器的计算结果(1(1/2))。
并且，当求得两个1/2抽取滤波器的计算结果(0(1/2)以及1(1/2))时，在运算部206中，根据时钟信号(r0en)的下一个时钟信号(r1en)，一面将输入数据保持在寄存器r11及13、以及寄存器r12及14中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，求得一个1/4抽取滤波器的计算结果(0(1/4))。
同样，根据时钟信号(r0en)，由两个输入数据(4以及5)求得一个1/2抽取滤波器的计算结果(2(1/2))，由两个输入数据(6以及7)求得一个1/2抽取滤波器的计算结果(3(1/2))。并且，根据时钟信号(r1en)，由两个1/2抽取滤波器的计算结果(2(1/2)以及3(1/2))求得一个1/4抽取滤波器的计算结果(1(1/4))。
并且，当求得两个1/4抽取滤波器的计算结果(0(1/4)以及1(1/4))时，在运算部206中，根据时钟信号(r1en)的下一个时钟信号(r2en)，一面将输入数据保持在寄存器r21及23、以及寄存器r22及24中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，以求得一个1/8抽取滤波器的计算结果(0(1/8))，并将其输出。
利用如上所述的时序图使运算部206动作，可以重复利用1阶的乘法器及累加器而实现3阶的抽取滤波器的运作。因此，对1阶的乘法器及累加器仅追加多路器、中间数据保持部、以及控制部，即可实现3阶的抽取滤波器，因此可以减小电路规模。
图4表示本实施形态的抽取滤波器110的时序图的第2例。本例是使输入数据连续而自A/D108对抽取滤波器110施加输入数据的情况。
当输入两个输入数据(0以及1)时，在运算部206中，根据时钟信号(r0en)，一面将输入数据保持在寄存器r01及03、以及寄存器r02及04中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，以求得一个1/2抽取滤波器的计算结果(0(1/2))。进而，当输入两个输入数据(2以及3)时，在运算部206中，根据时钟信号(r0en)，一面将输入数据保持在寄存器r01及03、以及寄存器r02及04中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，以求得一个1/2抽取滤波器的计算结果(1(1/2))。
并且，当求得两个1/2抽取滤波器的计算结果(0(1/2)以及1(1/2))时，在运算部206中，根据时钟信号(r0en)的下一个时钟信号(r1en)，一面将输入数据保持在寄存器r11及13、以及寄存器r12及14中，一面利用乘法器226、228及230、以及乘法器246、248及250进行滤波，以求得一个1/4抽取滤波器的计算结果(0(1/4))。另外，以输入一输入数据4的时序，求得1/4抽取滤波器的计算结果0(1/4)。
而且，根据时钟信号(r0en)，由两个输入数据(4以及5)求得一个1/2抽取滤波器的计算结果(2(1/2))，由两个输入数据(6以及7)求得一个1/2抽取滤波器的计算结果(3(1/2))。并且，以输入一输入数据8的时序，根据时钟信号(r1en)，由两个1/2抽取滤波器的计算结果(2(1/2)以及3(1/2))，以求得一个1/4抽取滤波器的计算结果(1(1/4))。
并且，当求得两个1/4抽取滤波器的计算结果(0(1/4)以及1(1/4))时，在运算部206中，根据时钟信号(r1en)的下一个时钟信号(r2en)，一面将输入数据保持在寄存器r21、23、以及寄存器r22、24中，一面利用乘法器226、228、230、以及乘法器246、248、250进行滤波，以求得一个1/8抽取滤波器的计算结果(0(1/8))。以输入一输入数据10的时序，求得1/8抽取滤波器的计算结果0(1/8)，以该时序将输出使能信号接通，从而输出1/8抽取滤波器的计算结果0(1/8)。
利用如上所述的时序图使运算部206动作，从而即使在连续施加输入数据时也能够动作。因此，在处理数据速率较高的输入数据时，也可以减小电路规模。
图5表示本实施形态的运算部206的结构的第1变形例。本变形例的运算部206包括中间数据保持部502、504、506、508、510、532、534、536、538及540、累加器512、516、520、524、526、542、546、550、554、556及560、以及乘法器514、518、522、544、548及552。
中间数据保持部502、504、506、508、510、532、534、536、538、以及540的动作及功能与图2所示的中间数据保持部218、222、238、以及242的动作及功能相同，乘法器514、518、522、544、548、以及552的动作及功能与图2所示的乘法器226、228、230、246、248、以及250的动作及功能相同，累加器524、526、554、以及556的动作及功能与图2所示的累加器232、234、252、以及254的动作及功能相同，累加器236的动作及功能与累加器560相同，因此除了以下所说明部分以外省略其他说明。
累加器512将从多路器214所输入的数据、与从中间数据保持部510所输出的数据进行累加并供给至乘法器514。并且，乘法器514将从累加器512所输出的数据乘以滤波系数h
并供给至累加器524。而且，累加器516将从中间数据保持部502所输出的数据、与从中间数据保持部所输出的数据进行累加并供给至乘法器518。并且，乘法器518将从累加器516所输出的数据乘以滤波系数h[2]并供给至累加器524。而且，累加器520将从中间数据保持部504所输出的数据、与从中间数据保持部506所输出的数据进行累加并供给至乘法器522。并且，乘法器522将从累加器520所输出的数据乘以滤波系数h[4]并供给至累加器526。
累加器542将从多路器216所输入的数据、与从中间数据保持部540所输出的数据进行累加并供给至乘法器544。并且，乘法器544将从累加器542所输出的数据乘以滤波系数h[1]并供给至累加器554。而且，累加器546将从中间数据保持部532所输出的数据、与从中间数据保持部所输出的数据进行累加并供给至乘法器548。并且，乘法器548将从累加器546所输出的数据乘以滤波系数h[3]并供给至累加器554。而且，累加器550将从中间数据保持部534所输出的数据、与从中间数据保持部536所输出的数据进行累加并供给至乘法器552。并且，乘法器552将从累加器550所输出的数据乘以滤波系数h[5]并供给至累加器556。
亦即，本变形例的运算部206针对两个中间数据保持部所输出的数据设置一个乘法器，利用滤波系数的对象性，使两个中间数据保持部共享一个乘法器。以此，可以减少乘法器的个数，从而可以降低抽取滤波器110的电路规模。
图6表示本实施形态的运算部206的结构的第2变形例。本变形例的运算部206包括乘法器602、604、606、622、624及626、中间数据保持部608、612、628及632、以及累加器610、614、630、634及640。
乘法器602、604、606、622、624、以及626的动作及功能与图2所示的乘法器226、228、230、246、248、以及250的动作及功能相同，中间数据保持部608、612、628、以及632的动作及功能与图2所示的中间数据保持部218、222、238、以及242的动作及功能相同，累加器610、614、630、以及634的动作及功能与图2所示的累加器232、234、252、以及254的动作及功能相同，累加器640的动作及功能与累加器560相同，因此除了以下所说明的部分以外省略其他说明。
乘法器602将从多路器214所输入的数据乘以滤波系数h
并供给至中间数据保持部608。并且，中间数据保持部608保持从乘法器602所供给的数据并输出至累加器610。而且，乘法器604将从多路器214所输入的数据乘以滤波系数h[2]并供给至累加器610。并且，累加器610将从中间数据保持部608所供给的数据、与从乘法器604所供给的数据进行累加并供给至中间数据保持部612。而且，乘法器606将从多路器214所输入的数据乘以滤波系数h[4]并供给至累加器614。累加器614将从中间数据保持部612所供给的数据、与从乘法器606所供给的数据进行累加并供给至累加器640。
乘法器622将从多路器216所输入的数据乘以滤波系数h[1]并供给至中间数据保持部628。并且，中间数据保持部628保持从乘法器622所供给的数据并输出至累加器630。而且，乘法器624将从多路器216所输入的数据乘以滤波系数h[3]并供给至累加器630。并且，累加器630将从中间数据保持部628所供给的数据、与从乘法器624所供给的数据进行累加并供给至中间数据保持部632。而且，乘法器626将从多路器216所输入的数据乘以滤波系数h[5]并供给至累加器634。累加器634将从中间数据保持部632所供给的数据、与从乘法器626所供给的数据进行累加并供给至累加器640。
亦即，本变形例的运算部206相对于图2所示的运算部206而言，是所谓的倒置结构。由此，可缩短一个中间数据保持部所具有的寄存器与其他中间数据保持部所具有的寄存器的关键路径(critical path)。另外，在其他变形例中，也可以并用图5所示的乘法器的共享、及图6所示的倒置结构化这两者。
以上，使用实施形态对本发明进行了说明，但本发明的技术范围并不限定于上述实施形态所记载的范围。可以对上述实施形态添加多种变更或改良。由权利要求书的记载可明了的是，这样的添加了变更或改良的形态也可以包含在本发明的技术范围内。
由上述说明可以明了，根据本发明，可提供一种电路规模较小，且动作速率较高的抽取滤波器、以及具备该抽取滤波器的测试装置。
权利要求
1.一种抽取滤波器，其特征在于包括第1抽取部，对所输入的数据进行降低取样；第1滤波部，对由上述第1抽取部所降低取样的数据进行滤波并输出；以及第2抽取部，对由上述第1滤波部所滤波的数据进一步进行降低取样，并且上述第1滤波部对由上述第2抽取部所降低取样的数据进一步进行滤波并输出。
2.如权利要求1所述的抽取滤波器，其特征在于更包括第3抽取部，以上述所输入的数据中与上述第1抽取部不同的时序，对上述所输入的数据进行降低取样；第2滤波部，以与上述第1滤波部的滤波系数不同的滤波系数，对由上述第3抽取部所降低取样的数据进行滤波并输出；以及第4抽取部，对由上述第2滤波部所滤波的数据进一步进行降低取样，并且上述第2滤波部对由上述第4抽取部所降低取样的数据进一步进行滤波并输出。
3.如权利要求2所述的抽取滤波器，其特征在于上述第1抽取部与上述第2抽取部利用相同的抽取率对数据进行降低取样。
4.如权利要求2所述的抽取滤波器，其特征在于更包括累加器，将上述第1滤波部所输出的数据与上述第2滤波部所输出的数据进行累加并输出。
5.如权利要求4所述的抽取滤波器，其特征在于更包括延迟部，使上述所输入的数据延迟，并且上述第3抽取部对由上述延迟部所延迟的数据进行降低取样。
6.如权利要求5所述的抽取滤波器，其特征在于上述第1抽取部获取上述所输入的数据及由上述第2抽取部所输出的数据，并在对上述所输入的数据进行了降低取样的数据之间，插入由上述第2抽取部所输出的数据并供给至上述第1滤波部，上述第2抽取部获取由上述延迟部所延迟的数据及由上述第4抽取部所输出的数据，并在对由上述延迟部所延迟的数据进行了降低取样的数据之间，插入由上述第4抽取部所输出的数据并供给至上述第2滤波部。
7.如权利要求1所述的抽取滤波器，其特征在于上述第1滤波部包括第1乘法器，将由上述第1抽取部或上述第2抽取部所降低取样的数据乘以第1滤波系数并输出；第2乘法器，将由上述第1抽取部或上述第2抽取部所降低取样的数据乘以第2滤波系数并输出；以及累加器，将由上述第1乘法器所输出的数据与上述第2乘法器所输出的数据进行累加。
8.如权利要求1所述的抽取滤波器，其特征在于上述第1滤波部可以变更滤波系数，利用所设定的滤波系数，对由上述第1抽取部或上述第2抽取部所降低取样的数据进行滤波并输出。
9.一种测试装置，是对被测试组件进行测试，此测试装置的特征在于包括模拟数字转换部，对上述被测试组件所输出的数据进行取样，并将该数据转换为数字信号的数据；抽取滤波器，对上述模拟数字转换部所输出的数据进行降低取样；以及良否判定部，根据由上述抽取滤波器所降低取样的数据，判定上述被测试组件的良否，上述抽取滤波器包括第1抽取部，对所输入的数据进行降低取样；第1滤波部，对由上述第1抽取部所降低取样的数据进行滤波并输出；以及第2抽取部，对由上述第1滤波部所滤波的数据进一步进行降低取样，并且上述第1滤波部对由上述第2抽取部所降低取样的数据进一步进行滤波并输出。
全文摘要
本发明包括第1抽取部，对所输入的数据进行降低取样；第1滤波部，对由第1抽取部所降低取样的数据进行滤波并输出；以及第2抽取部，对由第1滤波部所滤波的数据进一步进行降低取样，并且，第1滤波部对由第2抽取部所降低取样的数据进一步进行滤波并输出。根据本发明，可提供一种电路规模较小，且动作速率较高的抽取滤波器、以及具备该抽取滤波器的测试装置。
文档编号H03H17/06GK1993787SQ20058002677
公开日2007年7月4日 申请日期2005年7月6日 优先权日2004年7月7日
发明者高桥毅 申请人:爱德万测试株式会社