专利名称：环振荡器的类似差动结构延迟单元的制作方法
技术领域：
本发明相关于一种环振荡器的延迟单元，尤其指一种不受输出负载影响 输出频率的环振荡器的延迟单元。
背景技术：
请参考图1以及图2，图1为公知单端式环振荡器10的示意图，图2为 图1所示的延迟单元12的示意图。环振荡器10包含n个延迟单元12,其中 n为奇数，每一延迟单元12的输出端耦接于下一个延迟单元12的输入端， 最后一个延迟单元12的输出端耦接于第一个延迟单元12的输入端，也就是 n个延迟单元12以串接的方式组成一回路。延迟单元12包含二 P型晶体管 14a、 16a以及二N型晶体管14b、 16b，其中P型晶体管14a与N型晶体管 14b的源极分别耦接于电压源VDD与VSS，用来提供参考电流，而P型晶体管 16a的栅极耦接于N型晶体管16b的栅极作为延迟单元12的输入端IN, P型 晶体管16a的漏极耦接于N型晶体管16b的漏极作为延迟单元l2的输出端 0UT，因此延迟单元12的输出信号与输入信号反相。以第二延迟单元l2为例， 第二延迟单元12的输入端接收第一延迟单元12的输出信号OUTl,假设输出 信号OUTl为高电平信号，则第二延迟单元12的输出信号0UT2为低电平信号。 环振荡器10由奇数个延迟並元组成，所以第一个延迟单元的输入信号会与第 n个延迟单元的输出信号OUTn反相，由于第n个延迟单元的输出端耦接于第 一个延迟单元的输入端，因此经由该回路将第一个延迟单元的输入信号反相。 信号由延迟单元12的输入端到输出端需要一延迟时间Td，所以环振荡器10 每隔n个延迟时间Td后会产生电平转变(level transition),亦即高低电 平互换，因此环振荡器10产生的振荡时钟信号FOUT的周期为n*Td。此外， 正控制电压VP以及负控制电压VN可用来调整延迟单元12的延迟时间Td。请参考图3以及图4，图3为公知差动式环振荡器20的示意图，图4为 图3所示的延迟单元22的示意图。环振荡器20包含m个延迟单元22，其中 m为偶数。每一延迟单元22都具有正负输入端以及正负输出端，基本上，延 迟单元22的正输入端耦接于上一个延迟单元22的正输出端，延迟单元22的 负输入端耦接于上一个延迟单元22的负输出端，但是，最后一个延迟单元 22的正输出端耦接于第一个延迟单元22的负输入端，最后一个延迟单元22 的负输出端耦接于第一个延迟单元的正输入端，最后环振荡器20的输出信号 F0UT由最后一个延迟单元2:!的正输出端经由一緩冲器21输出。此外，耦接 于每一个延迟单元22的正负输出端的电容23表示延迟单元的输出负栽。延 迟单元22包含三P型晶体管24a、 26a、 28a以及三N型晶体管24b、 26b、 28b，其中P型晶体管24a与N型晶体管24b的源极分别耦接于电压源VDD与 VSS,用来提供参考电流，而正控制电压VP以及负控制电压VN可用来调整延 迟单元22的延迟时间。N型晶体管26b的栅极为延迟单元22的正输入端INP, 而N型晶体管26b的漏极耦接于P型晶体管26a的漏极作为延迟单元12的负 输出端OUTN; N型晶体管28b的栅极为延迟单元22的负输入端I丽，而N型 晶体管28b的漏极耦接于P型晶体管28a的漏极作为延迟单元12的正输出端 OUTP。再者，P型晶体管26a的栅极耦接于延迟单元22的正输出端，P型晶 体管28a的栅极耦接于延迟单元22的负输出端。因此，延迟单元22的正输 出端与正输入端的信号同相，延迟单元22的负输出端与负输入端的信号同 相。差动式环振荡器比单端式环振荡器使用较少的延迟单元，但公知不论单 端式环振荡器或差动式环振荡器的延迟单元，很容易受输出负载的影响而造 成电平转换的速度变慢。当输出负载变大时，电平转换时间上升，所以振荡 频率下降，功率耗损也随之增加。发明内容本发明提供一种环振荡器的延迟单元，包含一第一反相器，包含一输入 端，耦接于上一个延迟单元的正输出端，以及一输出端； 一第二反相器，包 含一输入端，耦接于该第一反相器的输出端，以及一输出端； 一第一晶体管， 包含一控制端，耦接于该第二反相器的输出端， 一输入端，耦接于一高电位 端，以及一输出端； 一第三反相器，包含一输入端，耦接于该第一晶体管的 输出端，以及一输出端，耦接于下一个延迟单元的正输入端； 一第四反相器， 包含一输入端，耦接于上一个延迟单元的负输出端，以及一输出端； 一第五 反相器，包含一输入端，耦接于该第四反相器的输出端，以及一输出端；一
第二晶体管，包含一控制端，耦接于该第五反相器的输出端， 一输入端，耦 接于该高电位端，以及一输出端； 一第六反相器，包含一输入端，耦接于该 第二晶体管的输出端，以及一输出端，耦接于下一个延迟单元的负输入端； 一第三晶体管，包含一控制端，耦接于该第四反相器的输出端， 一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于一低电位端；以及一 第四晶体管，包含一控制端，耦接于该第一反相器的输出端， 一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于耦接于该低电位端。
图1为公知单端式环振荡器的示意图。 图2为图1所示的延迟单元的示意图。 图3为公知差动式环振荡器的示意图。 图4为图3所示的延迟单元的示意图。 图5为本发明环振荡器的示意图。 图6为图5的延迟单元的示意图。 图7为图5的延迟单元的操作波形图。主要元件符号说明 10 公知单端式环振荡器 14a、 16a 14b、 16b20 公知差动式环振荡器22 延迟单元24a、 26a、 28a24b、 26b、 28b30 本发明环振荡器32 延迟单元Kl-K6 反相器12 延迟单元P型晶体管N型晶体管21 冲緩器23 电容P型晶体管N型晶体管21 沖緩器33 电容Q1-Q8 晶体管具体实施方式
请参考图5,图5为本发明环振荡器30的示意图。环振荡器30包含m
个延迟单元32,其中m为偶数。每一延迟单元32都具有正负输入端以及正 负输出端，基本上，延迟单元32的正输入端耦接于上一个延迟单元32的正 输出端，延迟单元32的负输入端耦接于上一个延迟单元32的负输出端，但 是，最后一个延迟单元32的正输出端耦接于第一个延迟单元32的负输入端， 最后一个延迟单元32的负输出端耦接于第一个延迟单元32的正输入端，最 后环振荡器30的输出信号FOUT由最后一个延迟单元32的正输出端经由一緩 冲器31输出。此外，耦接于每一个延迟单元32的正负输出端的电容33表示 延迟单元32的输出负载。请参考图6,图6为图5的延迟单元32的示意图。延迟单元32包含第 一至第六反相器Kl-K6以及第一至第八晶体管Q1-Q8,其中第一晶体管Ql、 第二晶体管Q2、第五晶体管Q5以及第七晶体管Q7为P型晶体管，第三晶体 管Q3、第四晶体管Q4、第六晶体管Q6以及第八晶体管Q8为N型晶体管，此 外，每一反相器由一对互补的金属氧化半导体晶体管所组成。延迟单元32使 用上述六个反相器以及八个晶体管组成一类似差动电路的结构。第一反相器 Kl的输入端为延迟单元32的正输入端INP，第二反相器K2的输入端耦接于 第一反相器Kl的输出端，第一晶体管Ql的栅极耦接于第二反相器K2的输出 端，第三反相器K3的输入端耦接于第一晶体管Q1的漏极，第一晶体管Q1的 源极耦接于高电位端VH,第三反相器K3的输出端为延迟单元32的正输出端 0UTP。再者，第四反相器K4的输入端为延迟单元32的负输入端INN,第五 反相器K5的输入端耦接于第四反相器K4的输出端，第二晶体管Q2的栅极耦 接于第五反相器K5的输出端，第六反相器K6的输入端耦接于第二晶体管Q2 的漏极，第二晶体管Q2的源极耦接于高电位端VH，第六反相器K6的输出端 为延迟单元32的负输出端0UTN。此外，第三晶体管Q3的栅极耦接于第四反 相器K4的输出端，第三晶体管Q3的漏极耦接于第一晶体管Q1的漏极，第三 晶体管Q3的源极耦接于低电位端VL;第四晶体管Q4的栅极耦接于第一反相 器K1的输出端，第四晶体管Q4的漏极耦接于第二晶体管Q2的漏极，第四晶 体管Q4的源极耦接于低电位端VL。第五晶体管Q5耦接于电压源VDD与高电 位端VH之间，由控制电压YP控制，第六晶体管Q6耦接于电压源VSS与低电 位端VL之间，由控制电压VN控制，因此第五晶体管Q5以及第六晶体管Q6 分别用来提供高电平信号以及低电平信号。第七晶体管Q7耦接于电压源VDD 与第三反相器K3的输入端之间，第八晶体管Q8耦接于电压源VSS与第六反
相器K6的输入端之间，第七晶体管Q7以及第八晶体管Q8由一对互补的重置 信号RSTB、 RST控制，用来重置延迟单元32。当延迟单元32的正输入端INP输入高电平信号以及延迟单元32的负输 入端INN输入低电平信号时，对于延迟单元32的正输入端INP输入高电平信 号，第一反相器Kl的输出端为低电平信号，所以第四晶体管Q4关断，第二 反相器K2的输出端为高电五信号，所以第一晶体管Q1关断；而对于延迟单 元32的负输入端I丽输入低电平信号，第四反相器K4的输出端为高电平信 号，所以第三晶体管Q3导通，第五反相器K5的输出端为低电平信号，所以 第二晶体管Q2导通。由于第一晶体管Q1关断，第三晶体管Q3导通，第三反 相器K3的输入端耦接于低电位端VL,因此延迟单元32的正输出端0UTP输 出高电平信号，而由于第二晶体管Q2导通，第四晶体管Q4关断，第六反相 器K6的输入端耦接于高电位端VH，因此延迟单元32的负输出端0UTN输出 低电平信号。另一方面，当延迟单元32的正输入端INP输入低电平信号以及 延迟单元32的负输入端INN输入高电平信号时，对于延迟单元32的正输入 端INP输入低电平信号，第.一反相器Kl的输出端为高电平信号，所以第四晶 体管Q4导通，第二反相器K2的输出端为低电平信号，所以第一晶体管Q1导 通；而对于延迟单元32的负输入端I丽输入高电平信号，第四反相器K4的 输出端为低电平信号，所以第三晶体管Q3关断，第五反相器K5的输出端为 高电平信号，所以第二晶体管Q2关断。由于第一晶体管Q1导通，第三晶体 管Q3关断，第三反相器K2的输入端耦接于高电位端VH，因此延迟单元32 的正输出端OUTP输出低电平信号，而由于第二晶体管2关断，第四晶体管 Q4导通，第六反相器K6的输入端耦接于低电位端VL,因此延迟单元32的负 输出端0UTN输出高电平信号。请参考图7，图7为图5的延迟单元32的操作波形图。由上述可知，延 迟单元32的正输出端OUTP会输出与延迟单元的正输入端INP同电平的信号， 延迟单元32的负输出端OU丁N会输出与延迟单元32的负输入端I丽同电平的 信号，因此本发明环振荡器使用偶数个延迟单元32串接组成，串接的延迟单 元32的正负输入端与输出端为对应耦接，但最后一个延迟单元32的正负输 出端则交错耦接于第一个延迟单元32的正负输入端，如图7所示，0UTPm为 第m个延迟单元32的正输出端0UTP的输出信号，0UTNm为第m个延迟单元 32的负输出端0UTN的输出信号，其中Tp为延迟单元32的传输延迟时间。
公知差动式环振荡器会最大的问题在于环振荡器的输出频率会受到每一延迟 单元的输出负载很大的影响，当延迟单元的输出负载愈大，则环振荡器输出 频率会愈小，造成环振荡器的功率耗损增加。本发明环振荡器是利用延迟单 元的输入端及输出端的反相器隔开输出负栽对延迟单元的影响，且利用反相 器较大的扇出能力，提升延迟单元的转换速率，进而可有效改善输出频率受 输出负载影响的问题。以下为本发明环振荡器与公知差动式环振荡器对于不同输出负载的计算机模拟数据分析，F阻表示最大频率，I隨表示最大电流 输出负载为10fF时，本发明环振荡器/ FMAX: 680MHz / I隨:360uA; 公知差动式振环荡器/ FMAX: 770MHz / I隨:720uA; 输出负载为50fF时，本发明环振荡器/ FMAX: 475MHz / IMAX: 440uA; 公知差动式振环荡器/ FMAX: 370MHz / I阻:698uA; 输出负载为lOOfF时，本发明环振荡器/ F阻:350MHz / W: 510uA;公知差动式环振荡器/ FMAX: 220MHz / IMAX: 695uA。由上述可知，本发明环振荡器在高输出负载时，较公知差动式环振荡器 有更高的最大频率以及更小的最大电流，表示本发明环振荡器受到输出负载 的影响较小，主要的原因是本发明环振荡器的延迟单元的电路结构可隔绝输 出负载对延迟单元的干扰。综上所述，本发明环振荡器包含偶数个串接的延迟单元，延迟单元主要 使用六个反相器以及四个晶体管组成一类似差动电路的结构。延迟单元的输 入信号经由第 一以及第四反相器输入，并经由第二以及第五反相器来控制第 一至第四晶体管，而延迟单元的输出信号经由第三以及第六反相器输出。因 此，延迟单元的正负输出端可输出与正负输入端同电平的信号，而延迟单元 也可隔绝输出负载的影响。
权利要求
1.一种环振荡器的延迟单元，包含一第一反相器，包含一输入端，耦接于上一个延迟单元的正输出端，以及一输出端；一第二反相器，包含一输入端，耦接于该第一反相器的输出端，以及一输出端；一第一晶体管，包含一控制端，耦接于该第二反相器的输出端，一输入端，耦接于一高电位端，以及一输出端；一第三反相器，包含一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于下一个延迟单元的正输入端；一第四反相器，包含一输入端，耦接于上一个延迟单元的负输出端，以及一输出端；一第五反相器，包含一输入端，耦接于该第四反相器的输出端，以及一输出端；一第二晶体管，包含一控制端，耦接于该第五反相器的输出端，一输入端，耦接于该高电位端，以及一输出端；一第六反相器，包含一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于下一个延迟单元的负输入端；一第三晶体管，包含一控制端，耦接于该第四反相器的输出端，一输入端，耦接于该第一晶体管的输出端，以及一输出端，耦接于一低电位端；以及一第四晶体管，包含一控制端，耦接于该第一反相器的输出端，一输入端，耦接于该第二晶体管的输出端，以及一输出端，耦接于耦接于该低电位端。
2. 如权利要求1所述的环振荡器，其中该第一、二晶体管为P型晶体管，栅冲及为控制端，源才及为ilr入端，漏冲及为输出端。
3. 如权利要求1所述的环振荡器，其中该第三、四晶体管为N型晶体管， 栅极为控制端，漏极为输入端，源极为输出端。
4. 如权利要求1所述的环振荡器，还包含一第一电压源以及一第二电压
5. 如权利要求4所述的环振荡器，还包含一第五晶体管，耦接于该第一 电压源以及该高电位端之间，以及一第六晶体管，耦接于该第二电压源以及 该低电位端之间。
6. 如权利要求5所述的环振荡器，其中该第五晶体管为P型晶体管，该 第六晶体管为N型晶体管。
7. 如权利要求所4述的环振荡器，还包含一第七晶体管，耦接于该第一 电压源以及该第一晶体管的输出端之间，以及一第八晶体管，耦接于该第二 电压源以及该第二晶体管的输出端之间。
8. 如权利要求7所述的环振荡器，其中该第七晶体管为P型晶体管，该 第八晶体管为N型晶体管。
9. 如权利要求1所述的环振荡器，其中该第一至六反相器分别由一P型 晶体管以及一 N型晶体管组成。
全文摘要
环振荡器包含偶数个串接的延迟单元，每一延迟单元主要使用六个反相器以及四个晶体管组成一类似差动(differential-like)电路结构延迟单元。延迟单元的输入信号经由第一以及第四反相器输入，并经由第一、二、四、五反相器来控制第一至第四晶体管，而延迟单元的输出信号经由第三以及第六反相器输出。因此，延迟单元的正负输出端可输出与正负输入端同电平的信号，而延迟单元也可隔绝输出负载的影响。
文档编号H03B5/20GK101154920SQ200610141220
公开日2008年4月2日 申请日期2006年9月28日 优先权日2006年9月28日
发明者严敏男 申请人:升达半导体股份有限公司