专利名称：Pll频率发生器的制作方法
技术领域：
本发明涉及一种PLL频率发生器(锁相环)，用于生成具有一个可调节的目标频率的输出信号，该PLL频率发生器包括a)一个压控振荡器，用于根据一个控制电压生成该输出信号，b)一个与该压控振荡器相连接的可变换的分频器，该分频器被构造用于由该输出信号导出一个被分频的信号，该被分频的信号的瞬时频率取决于一个可调节的因数的一个值，c)一个与该分频器相连接的可变换的延迟单元，该延迟单元被构造用于形成一个被延迟的信号，其方式是将该被分频的信号延迟一些分别取决于一个控制字和一个控制信号的延迟时间，d)一个与该可变换的延迟单元相连接的相位检波器，该相位检波器被构造用于确定在一个参考信号和该被延迟的信号之间的相位差并且将其提供用于形成该控制电压。本发明此外还涉及一种发送/接收装置以及一种具有这种PLL频率发生器的集成电路。
背景技术：
本发明处于电信领域。本发明特别是处于PLL频率发生器领域，借助这些PLL频率发生器，在电信系统中的发送/接收装置访问在频谱上相隔一定距离的载波频道。这样的PLL频率发生器由高精度的参考信号导出具有可调节的目标频率的输出信号并且将其作为本地振荡器信号提供用于接收器侧的接收信号向下混频和/或用于发送器侧的向上混频。在此，可调节的目标频率可以从预先给定的目标频率值的组中、即所谓的频率栅(Frequenzraster)中选择。
若目标频率值分别相应于参考信号(“参考频率”)的频率的整数倍，则输出信号的频率可以在频率发生器的反馈支路中通过整数的因数(Teiler)来除。由于相位噪声，这种“整数N”PLL频率发生器的输出信号的频谱除了所期望的谱线之外在目标频率处还具有周围的干扰分量，其确定了输出信号的信噪比。
然而如果例如在两个相邻的目标频率值之间的最小距离小于参考频率，则在频率发生器的反馈支路中需要通过非整数的因数来进行分频。这种分频通常通过可变换的(schaltbare)分频器(多模分频器，MMD)来完成，这些分频器分别按时间地通过不同的整数的因数值来进行分频，以便在时间平均值上实现所需的非整数分频。然而在不同的整数的因数值之间的切换导致了在被分频的信号中的附加的、时变的周期性相位误差并且由此在输出信号的频谱中导致了频谱线形式的另外的干扰分量。没有另外的用于补偿该附加的相位误差的措施，则与相应的整数-N的PLL频率发生器或者在整数模式中工作的“分数N”PLL频率发生器相比，这种“分数N”PLL频率发生器的输出信号因此具有更低的信噪比。
专利文献US 6,064,272公开了一种分数N PLL频率发生器，其在反馈支路中具有连接在可变换的分频器之后的相位补偿电路。该相位补偿电路借助包含不同数目的延迟元件的延迟线路来提供被分频信号的一共四个不同地延迟的变形，从中通过一个控制电路选出一个。此外设置了具有4个或16个延迟元件的调谐电路(“片上调谐电路”)，该电路产生对于延迟元件的控制电压。在此，控制电压由VCO输出信号(图3)、由一个固定的、即不可变地被分频的信号(图5)或者由被固定分频的信号的两个被彼此相位推移的变形(图6)导出。为了调谐延迟元件设置了基于VCO输出信号的调节装置(Regelung)，其中VCO输出信号被PLL调节。
在此不利的是，在较高的频率分辨率(在两个相邻的目标频率值之间的距离明显小于参考频率)和/或在较高的目标频率值、例如在GHz范围的情况下，相位补偿电路和调谐电路的实现开销和能量消耗显著增大，并且因此该频率发生器的实施是不经济的或者实际上是不再可能的。此外不利的是，在工作中调谐电路必须被持续地保持，这导致了频率发生器的附加的能耗。
发明内容
在这样的背景下，本发明的任务在于说明一种PLL频率发生器，其即使在较高的频率分辨率和/或较高的目标频率值情况下也可以简单地实施并且节能地工作，并且尽管如此，通过分数-N-划分而导致的在输出信号频谱中的干扰分量被瞬时地(momentan)补偿并且因此实现高的信噪比，使得可以简单、低成本并且有效利用能量地实施高效率的发送/接收装置。当例如由于温度变化、老化影响等等而在制造和/或工作电压波动或参数波动的情况下出现器件的参数波动时，这应该是特别适用的。
该任务通过本发明PLL频率发生器、发送/接收装置或集成电路解决。
根据本发明的用于生成具有可调节的目标频率的输出信号的PLL频率发生器具有以下单元a)压控振荡器，用于根据控制电压生成输出信号，b)与压控振荡器相连的可变换的分频器，其被构造用于由输出信号导出一个被分频的信号，该被分频的信号的瞬时频率取决于一个可调节的因数的值，c)与分频器相连的可变换的延迟单元，其被构造来形成一个延迟的信号，其方式是将被分频的信号延迟一些分别取决于一个控制字和一个控制信号的延迟时间，d)与可变换的延迟单元相连的相位检波器，其被构造来确定在参考信号和被延迟的信号之间的相位差并且提供该相位差用于形成控制电压，以及e)与可变换的延迟单元相连的校准单元，其被构造用于由参考信号导出控制信号。
根据本发明的发送/接收装置和根据本发明的集成电路分别具有这种PLL频率发生器。
本发明的本质在于，设置一个校准单元，其由参考信号导出用于对可变换的延迟单元校准的控制信号。替代基于VCO输出信号的调节，校准根据本发明基于高精度的参考信号来进行。通过这种方式，即使存在工作电压波动、温度影响、参数波动等等，通过分数-N-划分而引起的附加的相位误差也在较高的频率分辨率和/或较高的目标频率值情况下开销低地并且工作节能地被瞬时补偿。连接在后面的相位检波器因此只还“看见”剩余的“整数N”相位误差，这样借助本发明可以将整数N频率发生器的优点(小的相位抖动，高的信噪比)与分数-N频率发生器的优点(高的频率分辨率)相结合。高效率的集成电路以及由此也是高效率的发送/接收装置延迟因此可以简单、低成本并且节能地被实现。
此外，当例如在PLL频率发生器激活的情况下PLL调节环路(还)未起振时，所述校准也可以有利地进行。此外不需要校准单元的持续工作，而是仅仅需要例如周期地重复的短时工作，这样根据本发明的PLL频率发生器可以特别节能地工作。
本发明的有利的扩展方案和改进方案可以从参照附图的描述中得到。
在一种优选的实施形式中，校准单元由参考信号导出两个总延迟时间，并且这样调节控制信号，使得这些总延迟时间相差一个预先给定的时间间隔。
优选的是，校准单元由参考信号导出具有两个边沿的两个信号，并且这样调节控制信号，使得在这些边沿之间存在一个预先给定的时间间隔。这有利地能够简单和节能地实现。
在此，预先给定的时间间隔优选地由参考信号的周期持续时间导出，其中该时间间隔优选地相应于参考信号的周期持续时间或参考信号的周期持续时间的多倍。
在另一种优选的实施形式中，为了形成取决于控制信号的第一总延迟时间，校准单元具有通过控制信号控制的第一(信号)路径，以及为了形成取决于控制信号的第二总延迟时间，该校准单元具有通过控制信号控制的第二(信号)路径，并且该校准单元被构造来这样调节控制信号，使得第一总延迟时间与第二总延迟时间相差该参考信号的周期持续时间的整数倍K的预先给定的不消失的(nichtverschwindenden)值。通过这种方式，校准单元可以非常简单地实现并且非常节能地工作。若在此选择K＝1，则有利的是，能够实现特别简单和节能的实施。
在一种特别有利的实施形式中，第一路径为了形成第一总延迟时间而具有通过控制信号控制的第一环形振荡器，并且第二路径为了形成第二总延迟时间而具有通过控制信号控制的第二环形振荡器，其中第一和第二路径被这样构造，使得当调节控制信号时，第一总延迟时间与第二总延迟时问相差该周期持续时间的整数倍K的预先给定的不消失的值。通过这种方式，总延迟时间可以有利地以非常小的硬件开销和工作能量开销来提供。优选的是，两个环形振荡器基本上相同地构造。
在两种另外的特别有利的实施形式中，a)第一环形振荡器或第一路径为了形成第一总延迟时间而具有至少一个通过控制信号控制的第一延迟单元，该延迟单元被构造用于将位于其输入端的信号延迟一个取决于控制信号的第一时间段，该第一时间段相应于当控制字具有第一值时可变换的延迟单元引起的不消失的延迟时间，并且b)第二环形振荡器或第二路径为了形成第二总延迟时间而具有至少一个通过控制信号控制的第二延迟单元，该延迟单元被构造用于将位于其输入端的信号延迟一个取决于控制信号的第二时间段，该第二时间段相应于当控制字具有第二值时可变换的延迟单元引起的不消失的延迟时间，其中所述第二时间段长于第一时间段。优选的是，在此第一和第二延迟单元分别基本上与可变换的延迟单元相同地构造。第一和第二值优选地这样选择，使得当调节控制信号时，第一总延迟时间与第二总延迟时间相差该周期持续时间的整数倍K的预先给定的不消失的值。通过这种方式，相位误差即使在高的频率分辨率和/或目标频率值情况下也可以不依赖于单个的延迟单元的最大延迟时间而有效地被校正。
优选的是，控制信号构造为控制电流。模拟控制信号可以通过这种方式干扰少地在集成电路中被传输。
在另一种非常有利的实施形式中，a)第一路径被构造用于提供具有第一边沿的第一输出信号，b)第二路径被构造用于提供具有第二边沿的第二输出信号，c)校准单元具有相位检测电路，其被构造用于确定，是否第一边沿紧接在第二边沿之前或之后，并且生成这样的数字信号的字，该字的值代表控制信号的考虑到所述确定的情况下所需要的值。通过这种方式，校准单元可以被非常简单地实现并且特别节能地工作。
在一种特别有利的实施形式中，PLL频率发生器具有校准模式并且被这样构造，当校准模式有效时，校准单元则才被供应以工作能量。通过这种方式可以显著地降低校准单元的平均能耗并且由此显著降低频率发生器的平均能耗。
在另一种有利的实施形式中，设置有一个与该可变换的延迟单元相连接的控制单元，其被构造用于确定所述控制字。
在另一种特别有利的实施形式中，设置了与可变换的延迟单元相连的控制单元，其具有Sigma-Delta调制器并且被构造来根据由至少一个Sigma-Delta调制器提供的信号确定该控制字。借助Sigma-Delta调制器，可以非常有效地抑制在输出信号的频谱的干扰分量中相对接近目标频率的谱线，这样得到特别高的信噪比。此外，该实施形式可以简单地实施并且节能地工作。
在另一种非常有利的实施形式中，Sigma-Delta调制器具有累加器，其被构造用于累加Sigma-Delta调制器的输入信号并且用于提供被累加的信号，并且该控制单元被构造用于根据被累加的信号确定控制字。通过这种方式可以非常简单和节能地确定控制字。
在一种特别有利的实施形式中，Sigma-Delta调制器具有的阶数为二阶。这种实施形式在非常简单的可实施性和非常低的能耗情况下具有高的工作效率。
有利的是，该控制单元具有二阶或更高阶的Sigma-Delta调制器，该Sigma-Delta调制器被构造用于提供一个第一溢出信号以及一个第二溢出信号，该控制单元被构造用于根据该第一和第二溢出信号来确定所述控制字。
以下本发明将借助在附图的示意图中说明的实施例来进一步阐述。其中图1示出了具有本发明的发送/接收装置的根据IEEE802.15.4的“无线个人域网”(WPAN)的例子；图2示出了本发明的PLL频率发生器的实施例；图3示出了第一实施例的校准单元，并且图4示出了图3中的校准单元的环形振荡器。
在附图中，相同的以及功能相同的元件和信号一只要没有另外说明一都设置以相同的参考标号。
具体实施例方式
为了在相对短的距离上无线地传输信息，可以使用所谓的“无线个人域网”(WPAN)。图1示出了根据标准IEEE802.15.4的WPAN10的例子。该标准详细说明了低速率的WPAN，它具有最大至250kbit/s的原始数据速率以及固定或移动的设备适合于在工业监视和控制中、在传感器网络中、在自动化和计算机外围设备领域中的应用，以及适合于互动游戏。除了这些设备的非常简单并且低成本的的可实施性，对于这些种类的应用，非常低的设备能量需求是具有决定性意义的。这样，以该标准，电池寿命力求达到几个月至几年。
在图1中所示出的WPAN包括固定或移动的设备形式的三个发送/接收装置11-13，它们借助无线电信号无线地交换信息。发送/接收装置11是所谓的全功能设备，其接管WPAN协调器(Koordinators)的功能，而发送/接收装置12、13是所谓的部分功能设备(Teilfunktionsgerte)，它们被分配给全功能设备11并且只能与其交换数据。除了在图1中示出的星形网络拓扑结构外，在该网络拓扑中双向的数据传输只能在部分功能设备12、13的分别之一与全功能设备11之间、而不能在这些部分功能设备12、13之间进行，该标准还设置了所谓的“对等(Peer-to-Peer)”拓扑结构，在这些拓扑结构中，全部的全功能设备可以分别与所有其它的全功能设备通信。
发送/接收装置11-13分别包括一个天线14；一个与天线相连接的发送/接收单元(收发机，TRX)15，用于根据IEEE802.15.4发送和接收数据；以及一个与发送/接收单元连接的监控单元(Control unit，CTRL)16，用于根据IEEE802.15.4控制发送/接收单元15。此外发送/接收装置11-13还分别包含在图1中未示出的、以电池等形式的能量供应单元，用于单元15、16的能量供应，以及可能包含其它的部件(传感器、执行机构等等)的能量供应。
以下的出发点是，数据传输在无需许可证的2.4GHz左右的ISM频带(工业、科研、医疗)中进行。在该频带中，IEEE标准802.15.4-共设置了间距各为5MHz的16个信道。对于fB＝250kbit/s的原始数据速率，在这些信道中规定了具有码片速率为fC＝2Mchip/S的频带扩展(Spreading)以及偏置QPSK调制(四相相移键控)。
每个发送/接收装置15的发送单元都将各待传输的数据流转化为待通过其天线14发射的无线电信号，其方式是待发送的数据流根据IEEE802.15.4首先被转换为4比特宽的符号(Symbole)并且这些符号被转换为分别由32个码片构成的彼此相继的PN序列(伪噪声)。彼此相继的PN序列的码片接着被进行偏置QPSK调制(四相相移键控)，借助根据本发明的PLL频率发生器在频谱上被推移到ISM频带的16个信道之一中，并且最后为了传输而被放大。因为具有半正弦脉冲波形的偏置QPSK调制相应于MSK调制(minimum shift keying)、即具有调制指数为1/2或频偏ΔF＝fC/4＝0.5MHz的FSK调制(频移键控)，所以PLL频率发生器在直接频率调制的范围内也可以通过调制信号来考虑附加的频率偏移。
每个发送/接收单元15的接收单元将一个由其天线14所接收的并且由另一发送/接收装置的发送单元根据IEEE 802.15.4所产生的无线电信号尽可能无误地转换为被发送的数据，其方式是将所接收的无线电信号放大，借助上述的PLL频率发生器在频谱上推移到基带中或中频范围中，并且随后被解调以及最后数据被检测。
发送/接收单元15在此分别是(图1中未示出的)集成电路的一部分，例如是ASIC(专用集成电路)或者ASSP(特殊应用标准产品)的一部分，而控制单元16分别通过(同样未示出的)微控制器来实现。有利的是，每个发送/接收装置仅具有一个(例如实施为ASIC或ASSP)的集成电路，该集成电路执行其发送/接收单元15及其控制单元16的功能。
图2示出了根据本发明的、用于图1中的发送/接收单元15的PLL频率发生器的框图。该PLL频率发生器20具有一个参考振荡器21，一个相位(差)检波器/电荷泵(phase detector/charge pump，PD/CP)22，环路滤波器(loop filter，LF)23，一个压控振荡器(voltagecontrolled oscillator，VCO)24，一个可变换的分频器(DIV)25，一个可变换的延迟单元(DEL)26、一个控制单元27和一个校准单元28。
参考振荡器21生成一个必要时被放大的、具有参考频率fREF的参考信号xREF，并且该参考振荡器例如被实施为石英振荡器或压控石英振荡器。
PD/CP单元22(相位(差)检波器/电荷泵)具有一个与参考振荡器21相连接的第一输入端以及一个与延迟单元26的输出端相连接的第二输入端。PD/CP单元确定了在第一输入端上的参考信号xREF和在第二输入端上的延迟的信号xT之间的相位偏差(相位差)，并且在其输出端根据该相位偏差提供一个确定的电流iCP。替代相位检波器也可以设置相频检测器。
环路滤波器(LF)23具有一个与PD/CP单元22相连的输入端以及与VCO24相连的输出端。根据在输入端的电流iCP，环路滤波器23生成一个控制电压vt并且在其输出端提供该控制电压。
压控振荡器(VCO)24具有与环路滤波器23相连的输入端以及与分频器25相连的输出端。根据在输入端的控制电压vt，VCO24生成一个具有可调节的并且例如取决于信道指数CH的目标频率fRF的、必要时被附加地放大的输出信号yRF，并且在其输出端提供该输出信号。
可变换的分频器(DIV)25具有一个与VCO24相连的信号输入端以及与控制单元27相连的控制输入端。分频器25由在其信号输入端的VCO输出信号yRF导出一个被分频的信号xDIV，其瞬时频率fDIV根据fDIV＝fRF/D而取决于在其控制输入端的可调节的因数D的当前值，并且该分频器在其输出端提供被分频的信号xDIV。
该因数所取的值取决于可调节的目标频率fRF或相应的信道指数CH以及取决于参考信号xREF的参考频率fREF。如果例如两个在频谱上相邻的信道的目标频率之间的差、即信道栅(Kanalraster)小于参考频率fREF(在这种情况下也称“精细的”频率分辨率)，则因数至少对于一些目标频率取非整数的值。在参考频率fREF＝16MHz的示例性情况中，根据IEEE802.15.4对于在ISM频带中的最低的目标频率(fRF＝2405MHz)例如得到因数值fRF/fREF＝150.3125。
为了实现这种非整数的因数值，分频器25被可转换地实施，其中它分别以不同的整数因数值D这样地进行按时间的分频，使得在一定时间段上观察，“平均地”得到所需要的非整数因数值。具有这种可变换的分频器的频率发生器被称为分数N PLL-频率发生器。
因数D的值的变化引起在被分频的信号xDIV和参考信号xREF之间的时变的相位误差，该相位误差通过环路滤波器23调制VCO输出信号yRF(“干扰调制”)。除了干扰分量之外，由于即使在整数N PLL频率发生器中也存在的相位噪声，VCO输出信号yRF的频谱在分数N PLL频率发生器的情况下由于该时变的周期相位误差而具有另外的干扰分量，其形式是在目标频率fRF周围的谱线，该干扰分量取决于在平均上可实现的非整数的因数值的非整数部分。根据本发明，这些谱线很大程度上被抑制。
优选的是，分频器25被作为所谓的多模分频器(MMD)、即作为数字的、在计数范围中可编程的计数器来实现。有利的是，MMD由两个分频器组成，其中第一分频器也被称为并被构造为预分频器(Prescaler)，进行通过N或N+1的分频，并且第二分频器以通常固定的分频比工作，并且根据在控制输入端上的因数D来控制预分频器的模输入。
可变换的延迟单元(DEL)26具有一个与分频器25相连的信号输入端以及一个与校准单元28相连的第一控制输入端以及与控制单元27相连的第二控制输入端。延迟单元26形成一个延迟的信号xT，其方式是在于其信号输入端的被分频的信号xDIV被延迟了延迟时间ΔT，这些延迟时间分别取决于位于其第一控制输入端的控制信号IB和位于其第二控制输入端的数字控制字dT，并且在其输出端提供被延迟的信号xT。在此，延迟时间ΔT如下地取决于控制信号IB和控制字dTΔT＝A(IB)*(t0+dT*ts) (1)其中t0表示例如大约lns的基本延迟，ts表示取决于频率分辨率的延迟步距，并且A(IB)表示取决于控制信号IB的函数。由方程(1)可以看出，延迟时间ΔT基本上线性取决于相应的控制字dT。在示例性的、控制字宽度为7Bit的情况下可能的是，借助每个控制字dT调节出一共128个不同的延迟时间ΔT。在优选地基于一个CMOS缓冲器而实现的延迟单元26内部，控制字dT被转化为一个电流或一个电压，除了取决于IB的因子A(IB)，该电流/电压调节相应的延迟时间ΔT。控制字dT和控制信号IB确定放电电流的大小，该放电电流将在该缓冲器的第一反相器的输出端上的电容器放电。控制字dT和控制信号IB由控制单元27或校准单元28这样地确定，使得得到的这些延迟时间ΔT适合于瞬时补偿上述的时变相位误差。
控制单元27具有输入端，用于输送一个确定该目标频率fRF的参数、例如信道指数CH。根据信道指数CH，控制单元27确定控制字dT并且将这些控制字提供在其与延迟单元26的第二控制输入端相连的第一输出端。优选的是，控制单元27此外还根据信道指数CH确定可调节的因数D的值，并且将这些值提供在其与分频器25的控制输入端相连的第二输出端。
控制单元27优选地具有一个Sigma-Delta调制器(∑Δ)27a、一个加法器27b、一个映射单元(MAP)27c和一个用于确定控制字dT的确定单元(DET)27d。在输入侧，信道指数CH被输送给映射单元27c。在输出侧，映射单元与Sigma-Delta调制器27a以及加法器27b的第一输入端相连。在输入侧，加法器27b在其第二输入端与Sigma-Delta调制器27a相连，并且在输出侧通过控制单元27的第二输出端与分频器25相连。Sigma-Delta调制器27a在输入侧与映射单元27c相连并且在输出侧与加法器27b以及与dT确定单元27d相连。dT确定单元27d在输入侧与Sigma-Delta调制器27a相连并且在输出侧通过控制单元27的第一输出端与可变换的延迟单元26相连。
映射单元27c由信道指数CH导出值INT和FRAC。这些值INT和FRAC在此共同说明了，参考频率fREF必须与什么因子相乘，以便实现考虑到信道指数CH的所希望的目标频率fRF。这些值INT和FRAC被这样确定，即适用以下等式(INT+FRAC/RES)*fREF＝fRF (2)在此，参数RES确定了频率发生器的频率分辨率。参数RES的值越高，则实现越高的频率分辨率，即频率栅越精细或者这些可调节的目标频率越窄地相邻。借助示例性的值RES＝32和fREF＝16MHz，例如目标频率以fREF/RES＝0.5MHz的距离可调节，与参考频率fREF相比，这相应于高的频率分辨率。在这种情况下，参数FRAC取在零和RES-1＝31之间的值，并且因此可以通过5Bit宽的字来表示。可通过延迟单元26调节的延迟时间ΔT的步距根据等式(1)优选为ts＝1/(fRF*RES)≈0.012ns。
如果PLL频率发生器20在发送侧被直接用于频率调制，则映射单元27c此外还被输送调制信号(图2中未示出)。根据该调制信号的值，现在得到必要时被改变的目标频率值fRF以及由此根据等式(2)改变的FRAC值/INT值。由此，因数D和控制字dT的值也取决于调制信号。在上面提及的示例性的值和具有频偏ΔF＝0.5MHz的二元(zweistufigen)调制信号的情况下，通常只是FRAC值根据调制信号的当前值而变化±1。该调制信号此外可以被输送给该可转换地实施的环路滤波器，以实现更快的起振。
在最简单的一阶(M＝1)Sigma-Delta调制器的情况下，被输送了FRAC值的Sigma-Delta调制器27a求得一个二进制值(零和1)的序列cy，其相对的频度反映了FRAC/RES的值。借助RES和fREF的上述示例性的值，值FRAC＝16例如导致一个由零和1值组成的序列cy，这些零和1值的数目是一致的，其中，值FRAC＝16根据等式(2)代表着频率偏移为16*fREF/RES＝16*0.5MHz＝8MHz。与此类似，FRAC值0或31导致一个相应于消失的频率偏移的零值序列cy，或者导致一个相应于频率偏移为31*0.5MHz＝15.5MHz的1值序列cy。替代二元的具有二进制值的序列，借助二阶或更高阶(M≥2)的Sigma-Delta调制器也可以生成更多元的(hherstufige)、例如具有在-1和2(对于M＝2)之间的整数值的序列cy。优选的是使用一个二阶的Sigma-Delta调制器。
在加法器27b中，由Sigma-Delta调制器27a生成的cy值最终被加到INT值上，并且该加和值INT+cy作为时变的因数D被输送给可变换的分频器25。借助该时变的因数D，分频器25实现了所需的分频，其中所述时变的因数D在时间平均上相应于方程(2)中的因子INT+FRAC/RES。
通过时变的因数D＝INT+cy的分频引起了附加的时变相位误差，该相位误差通过可变换的延迟单元26而被瞬时补偿。
确定单元(DET)27d优选地根据一个累加的信号acc1来确定这些控制字dT，该累加的信号由Sigma-Delta调制器的、输入侧的累加器提供，该累加器将FRAC值累加。在一阶(M＝1)Sigma-Delta调制器的情况下，控制字dT的值与该累加的信号acc1的值一致，而在二阶或更高阶(M≥2)的Sigma-Delta调制器的情况下从该累加的信号acc1中减去Sigma-Delta调制器27a的输出信号cy(“第一溢出信号”)与累加器的(“第二”)溢出信号cy1的差。
借助Sigma-Delta调制器，在VCO输出信号的频谱的干扰分量中的相对靠近该目标频率的谱线可以被非常有效地抑制，使得在有用频率范围中得到特别高的信噪比。附加地，Sigma-Delta调制器还抑制了通过延迟单元26的可能的非线性性引起的干扰，当比值FRAC/RES取接近零或1的值时，这则是特别有利的。替代地，不是Sigma-Delta调制器而也可以是控制单元27具有累加器。
校准单元28在输入侧与参考振荡器21相连并且在输出侧与延迟单元26的第一控制输入端相连。校准单元28由参考信号xREF这样地导出控制信号IB，使得其导致延迟时间ΔT，借助这些延迟时间，延迟单元26瞬时地补偿附加的时变相位差。
为此，校准单元28优选地由参考信号xREF导出两个总延迟时间T1、T2，并且这样调节控制信号IB，使得这些总延迟时间T1、T2相差一个预先给定的时间间隔。优选的是，校准单元28由参考信号xREF导出具有两个边沿的两个信号y1、y2，并且这样调节控制信号IB，使得在这些边沿之间存在一个预先给定的时间间隔。
该预先给定的时间间隔优选地由参考信号xREF的周期持续时间TREF＝1/fREF导出。优选的是，该时间间隔相应于参考信号的周期持续时间TREF或该周期持续时间TREF的多倍。替代地，该预先给定的时间间隔可以相当于TREF的非整数倍或者具有消失的(verschwindende)持续时间。
在一种优选的实施形式中，校准单元28为了形成一个取决于控制信号IB的第一总延迟时间T1而具有一个由控制信号控制的第一(信号)路径，并且为了形成一个同样取决于IB的第二总延迟时间T2而具有一个由控制信号控制的第二(信号)路径，并且被构造来这样调节控制信号IB，使得两个总延迟时间T1、T2彼此相差该参考信号xREF的周期持续时间TREF＝1/fREF的整数倍K(K＝1，2，3，…)的一个预先给定的不会渐减的值。通过这种方式，校准单元可以非常简单地实现并且非常节能地工作。在示例性的、fREF＝16MHz的情况中，TREF＝62.5ns。替代TREF的整数倍，在另外的实施形式中也可以使用其他固定的、由参考信号xREF导出的时间间隔。
这些总延迟时间T1和T2在此首先由在第一或第二路径中的第一或第二延迟单元确定，这些延迟单元基本上与该可变换的延迟单元26相同地被构造(构建、实施)，并且同样由控制信号IB控制，但是将控制字的预先给定的较更小的值dT1或较大的值dT2输送给它们。因此这些第一延迟单元分别引起较小的延迟时间而第二延迟单元分别引起较大的延迟时间ΔT1或ΔT2，这些延迟时间分别取决于该控制信号IB(见方程(1))。基本上通过将这些较小的或较大的延迟时间ΔT1或ΔT2增倍而最终得到总延迟时间T1或T2，这些总延迟时间在控制信号IB被校准的情况下彼此相差周期持续时间TREF的整数倍K的上述值。在未被校准的状态中，总延迟时间T1、T2与此相反通常不是彼此相差TREF的整数倍K。因此控制信号IB被这样调节，使得总延迟时间T1、T2相差TREF的整数倍K。
根据本发明的校准基于此，即实质上将可变换的延迟单元26的延迟时间的可变部分、即根据方程(1)的在较小的和较大的延迟时间之间的时间差ΔT倍增，并且这样调节控制信号IB，使得时间上的总差相应于高精度的参考信号的周期持续时间TREF的整数倍K。
在随后的参照附图3和4描述的校准单元实施形式中，第一和第二延迟单元例如是一个第一或第二环形振荡器的部分。通过这种方式，由单个的第一或第二延迟单元引起的延迟时间ΔT1或ΔT2可以花费低地被基本上被倍增。如上面阐述的那样，在此第一延迟单元也被调到与第二延迟单元不同的延迟时间上，确切地说，在被校准的状态中，在第一和第二环形振荡器中在预先给定数目的信号周期之后，第一总延迟时间T1与第二总延迟时间T2相差TREF的一个整数倍K。替代环形振荡器，自然也可以设置相应地增多数目的第一和第二延迟单元。
优选的是，这些环形振荡器同样以K*TREF的时间差来启动，其中具有较大延迟时间的环形振荡器首先被起动。在这种情况下，在预先给定的周期之后，在控制信号被校准的情况下，这些环形振荡器或路径的输出信号是同相的，这样校准基于输出信号的相位比较来进行。替代以这些输出信号的相同相位为目标，也可以使之合乎一个相位差，只要这些环形振荡器在相应匹配的时间点(例如同时地)被起动。
为了节省工作能量，在图2中示出的频率发生器20除了正常的工作模式之外优选地还具有校准模式。校准单元28只是当频率发生器处于校准模式中时才被供应以工作能量。有利的是，校准模式被周期地、然而总是仅仅非常短时间地被激活(aktiviert)，例如在频率发生器激活时(即在VCO输出信号yRF达到目标频率之前)，并且随后例如每隔5分钟被激活，以补偿例如由于温度改变等等造成的缓慢波动。
图3示出了根据本发明的校准单元28的框图。校准单元(CAL)28具有第一(信号)路径31，第二(信号)路径32，连接在路径31、32之后的相位检测电路(PDET)33以及连接在相位检测电路之后的电流提供单元(IDAC)34。两个路径31、32在输入侧与参考振荡器21相连(见图2)。电流提供单元34在输出侧不但与可变换的延迟单元26(图2)相连，而且也与路径31、32相连。
路径31、32在输入侧分别被输送参考振荡器21的参考信号xREF。这两个路径由该参考信号xREF导出一个第一或第二输出信号y1或y2，它们的相位在相位检测电路33中被比较。基于该比较，相位检测电路33生成一个数字信号A的字，该字的值代表考虑到所述相位比较所需要的控制电流IB。在电流提供单元34中，数字信号A的该字被转化为控制电流IB，该电流不但被输送给可变换的延迟单元26而且被输送给路径31、32。替代优选的电流提供单元34和优选的控制电流(偏置电流)IB，可以替代地设置电压提供单元或控制电压。
第一路径31具有以下的串联的单元一个在输入侧与参考振荡器21相连的信号提供单元(SB)35，第一环形振荡器(RO)36a和第一计数器或除法器(CNT)37a，其在输出侧与相位检测电路33相连。与此类似，第二路径32具有所述的信号提供单元35，第二环形振荡器36b和第二计数器或除法器37b，其同样在输出侧与相位检测电路33相连。环形振荡器36a、36b基本上相同地被构造(构建)并且在输入侧分别与信号提供单元35相连。第一环形振荡器36a被输送以具有一个第一值dT1的控制字，第二环形振荡器36b与此相反被输送以具有另一第二值dT2的控制字。
信号提供单元(SB)35由参考信号xREF导出具有第一(例如上升)边沿的第一信号x1以及具有第二(例如上升)边沿的第二信号x2，其中这两个边沿彼此具有时间间隔，该时间间隔相应于参考信号xREF的周期持续时间TREF的整数倍K。在此，(x1的)第一边沿确定了在第一路径中待形成的第一总延迟时间T1的时间起点，而(x2的)第二边沿固定了在第二路径中待形成的第二总延迟时间T2的时间起点。
优选的是，这两个边沿的时间间隔恰好相应于一个周期持续时间TREF。在这种情况下(K＝1)，单元35例如被实施为两个分别以参考信号xREF来提供时钟的D触发器的串联电路，其输出端提供信号x1或x2。
借助信号x1、x2的两个边沿，环形振荡器(R0)36a、36b以一个确定的彼此之间的时间间隔(K*TREF)被启动。以下的出发点是，首先第二环形振荡器36b并且随后，时间段K*TREF之后，第一环形振荡器36a被启动。自然也可以设置相反的关系。
在相应的启动时刻之后，环形振荡器在输出侧生成脉冲，其周期持续时间取决于控制信号IB以及——在第一环形振荡器36a的情况下——第一值dT1或——在第二环形振荡器36b的情况下——第二值dT2。第二值dT2在此选得比第一值dT1大，这样由第二环形振荡器36b生成的脉冲具有比第一的、稍后启动的环形振荡器36a大的周期持续时间。环形振荡器36a、36b在下面参照图4进一步阐述。
计数器或除法器(CNT)37a和37b对由环形振荡器36a或36b生成的脉冲计数，并且在达到一个预先给定的中断值Z时在其(溢出)输出信号y1中产生一个第一(例如上升的)边沿或在输出信号y2中产生一个第二(例如上升的)边沿。这两个边沿确定了第一总延迟时间T1或第二总延迟时间T2的时间终点。计数器37a、37b的输出信号y1、y2被输送给相位检测电路33。两个计数器37a、37b基本上相同地被构造(构建)。
用于环形振荡器36a、36b的dT1和dT2值以及计数器37a、37b的中断值Z被这样选择，使得当控制信号IB被调节、即被校准时，第一总延迟时间T1与第二总延迟时间T2尽可能精确地相差该周期持续时间TREF的整数倍K(优选的是K＝1)的值。
相位检测电路(PDET)33确定，是否输出信号y1的第一边沿紧接在输出信号y2的第二边沿之前或之后。为此，相位检测电路33在输入侧具有例如通过交叉布线的NAND门。借助一个连接在后面的逻辑单元，相位检测电路33确定了数字信号A的字，该字的值代表考虑在两个边沿之间的相位比较所需要的控制电流IB。
在使用参考电流Iref的情况下，电流提供单元34(IDAC)将数字信号A转化为相应的控制电流IB，其中近似地有关系IB＝A*Iref+const.。电流提供单元34优选地被构造为数字可编程的电流源。
优选的是，控制电流IB的调节根据逐次近似的方法进行。在此，首先在相位检测电路33中相应于y1和y2的相位比较结果调节出该数字信号A的字的最高值位，而低值位暂时被设置为零。在电流提供单元34中，这样形成的字A被转化为控制电流IB，该电流此外被输送给环形振荡器的延迟元件41a、41b。借助该控制电流IB产生的输出信号y1、y2随后又通过相位检测电路33在其相位上被比较，该数字信号A的第二高位被相应地设置等等，直到A的最低值的位被调节。A的位宽度取决于延迟时间ΔT的所需要的调节精确度，并且例如为6比特。
图4示出了第一环形振荡器36a的框图。该环形振荡器包括串联电路，该串联电路由一个第一NAND门43a、一共ND个第一延迟单元41a和一共NI个第一反相器42a构成，其中串联电路的输出被反向耦接到NAND门43a的第一输入端，并且信号x1被输送给NAND门的第二输入端。在此，第一反相器的数目NI是偶数，其中如果ND是偶数，则NI＝ND，或者如果ND是奇数，则NI＝ND-1。控制信号IB和控制字的第一值dT1被输送给第一延迟单元41a。在此，延迟单元41a和延迟单元41a的dT1值可以不同。此外单个的dT1值还可以取决于信道指数CH或目标频率fRF。
第二环形振荡器36b基本上与在图4中示出的第一环形振荡器36a相同地构造。其包括第二NAND门43b、一共ND个第二延迟单元41b和一共NI个第二反相器42b，其中这些单元与图4类似地连接并且与图4中相应的单元基本相同地被构造。第二延迟单元41b被输送控制信号IB和控制字的第二值dT2，其中延迟单元41b和延迟单元41b的dT2值可以不同，并且单个的dT2值同样可以取决于信道指数CH或目标频率fRF。第二环形振荡器36b与第一环形振荡器的区别仅仅在于，值dT2而不是dT1并且信号x2而不是x1被输送。
每个第一延迟单元41a和每个第二延迟单元41b在此都与图2中的可变换的延迟单元26基本上相同地构造。第一和第二反相器42a、42b确保了，在相应的延迟单元以确定的方式对下一个边沿作出反应之前，为它们留有足够长的“恢复时间”。
环形振荡器36a、36b由在相应的NAND门43a、43b的输入端的高电平启动。每个第一延迟单元41a都将在其输入端的信号延迟一个取决于IB及相应存在的dT1值的第一时间段ΔT1，而每个第二延迟单元41b将在其输入端的信号延迟一个取决于IB及相应存在的dT2值的第二时间段ΔT2。由于延迟单元41a、41b、26的基本上相同的构造，所以时间段ΔT1和ΔT2相应于对于dT＝dT1以及dT＝dT2由方程(1)得出的时间段，也就是当控制字dT取值dT1或dT2时该可变换的延迟单元26会导致的那些延迟时间ΔT。因为dT2值大于dT1值，所以在此第二时间段ΔT2长于第一时间段ΔT1。参照图3阐述的总延迟时间T1、T2由时间段ΔT1或ΔT2的和以及在相应的环形振荡器中的信号周期的数目得出。
例如，每个环形振荡器可以设置ND＝4个延迟元件以及NI＝4个反相器。四个dT1值例如分别取值24，而两个dT2值取值100，第三dT2值根据信道指数CH取值100或101，并且第四dT2值根据信道指数CH取105和113之间的一个值。
参照图2至4描述的PLL频率发生器能够以高精度和分辨率实现相位误差的补偿。直到8位的分辨率和在皮秒范围的精度是可相对简单地实现的。本申请人的仿真已经表明，干扰调制这样可以被抑制大约40dB。参照图3和4描述的校准单元28可以简单地实现并且节能地运行。
参照图2描述的PLL频率发生器没有校准单元具有大约150μA的电流消耗，而参照图3和4描述的校准单元28需要数量级为1mA的电流。因为校准单元不进行调节，而是进行基于高精度的参考信号的校准，所以校准单元总是只是非常短暂地运行就足够。如上面参照图2所阐述的那样，频率发生器为此优选地具有校准模式并且只是当校准模式活动时——例如在频率发生器激活时并且随后每隔5分钟——才将工作能量提供给校准单元。通过这种方式，整个频率发生器的平均电流消耗与连续的调节相比显著减小。
虽然本发明在前面已借助实施例来描述，然而并不局限于此，而是可以用多种方式来改进。这样本发明例如既不局限于WPAN本身，也不局限于根据IEEE802.15.4的WPAN或者那里详细说明的频带、目标频率值、频谱屏蔽等等。本发明也不局限于确定的参考频率、频率分辨率或者PLL的、延迟单元的、分频器或控制单元的确定的结构。本发明而是可以有利地被用于各种无线或受制于线的通信系统中。
参考标号表10 根据IEEE802.15.4的数据传输系统/WPAN11-13发送/接收装置14 天线15 发送/接收单元(收发机，TRX)16 监控单元(CTRL)20 PLL频率发生器21 参考振荡器22 相位(差)检波器/电荷泵(PD/CP)23 环路滤波器(田loop filter，LF)24 压控振荡器(VCO)25 可变换的分频器(DIV)26 可变换的延迟单元(DEL)27 控制单元(CTL)27a Sigma-Delta调制器(∑Δ)27b 加法器27c 映射单元(MAP)27d 确定单元(DET)28 准单元(CAL)31，32 第一或第二路径33 相位检测电路(PDET)34 电流提供单元(IDAC)35 信号提供单元(SB)36a，36b 第一或第二环形振荡器(RO)
37a，37b第一或第二计数器或除法器(CNT)41a，41b第一或第二延迟单元(DEL)42a，42b第一或第二反相器43a，43b第一或第二NAND门CAL 校准单元CNT 计数器或除法器CTL 控制单元CTRL监控单元DEL 延迟单元DET 用于确定dT的确定单元DIV 可变换的分频器；多模分频器IDAC电流提供单元ISM 工业、科研、医疗(2.4GHz附近的频带)LF 环路滤波器(Schleifenfilter)MAP 映射单元MMD 多模分频器PD/CP 相位检波器/电荷泵(charge pump)PDET相位检测电路PLL 锁相环PN 伪噪声QPSK四相相移键控RO 环形振荡器SB 信号提供单元TRX 发送/接收单元，收发机VCO 压控振荡器(spannungsgesteuerter Oszillator)
WPAN 无线个人局域网ΔT 延迟时间ΔT1，ΔT2第一或第二时间段∑Δ Sigma-Delta调制器A 数字信号accl 被累加的信号CH所希望的信道的指数D 分频中的因数dT控制字dT1，dT2 dT的第一或第二值fc码片时钟fDIV 被分频的信号xDIV的频率FRAC 因数D的“有理分数的”部分fREF 参考信号xREF的频率(fREF＝1/TREF)fRF 目标频率，输出信号yRF的频率IB控制信号iCP 电荷泵的确定的电流INT 因数D的整数部分K 整数值M Sigma-Delta调制器的阶数ND第一或第二延迟单元的数目NI第一或第二反相器的数目tO基本延迟T1，T2第一或第二总延迟时间ts延迟的间距
TREFxREF的周期持续时间(TREF＝1/fREF)vt 控制电压x1，x2 第一或第二输入信号xDIV被分频的信号xREF参考信号xT 被延迟的信号y1，y2 第一或第二输出信号yRF VCO或PLL频率发生器的输出信号Z 计数器中断值
权利要求
1.PLL频率发生器(20)，用于生成具有一个可调节的目标频率(fRF)的输出信号(yRF)，该PLL频率发生器包括a)一个压控振荡器(24)，用于根据一个控制电压(vt)生成该输出信号(yRF)，b)一个与该压控振荡器(24)相连接的可变换的分频器(25)，该分频器被构造用于由该输出信号(yRF)导出一个被分频的信号(xDIV)，该被分频的信号的瞬时频率(fDIV)取决于一个可调节的因数(D)的一个值，c)一个与该分频器(25)相连接的可变换的延迟单元(26)，该延迟单元被构造用于形成一个被延迟的信号(xT)，其方式是将该被分频的信号(xDIV)延迟一些分别取决于一个控制字(dT)和一个控制信号(IB)的延迟时间(ΔT)，d)一个与该可变换的延迟单元(26)相连接的相位检波器(22)，该相位检波器被构造用于确定在一个参考信号(xREF)和该被延迟的信号(xT)之间的相位差并且将其提供用于形成该控制电压(vt)，其特征在于，e)设置有一个与该可变换的延迟单元(26)相连接的校准单元(28)，该校准单元被构造用于由该参考信号(xREF)导出该控制信号(IB)。
2.根据权利要求1的PLL频率发生器，其特征在于，该校准单元(28)被构造用于由该参考信号(xREF)导出两个总延迟时间(T1，T2)，并且这样调节该控制信号(IB)，使得这些总延迟时间(T1，T2)相差一个预先给定的时间间隔。
3.根据权利要求1或2的PLL频率发生器，其特征在于，该校准单元(28)被构造用于由该参考信号(xREF)导出两个具有两个边沿的信号(y1，y2)，并且这样调节该控制信号(IB)，使得在所述边沿之间存在一个预先给定的时间间隔。
4.根据权利要求2或3的PLL频率发生器，其特征在于，由该参考信号(xREF)的周期持续时间(TREF)导出该预先给定的时间间隔。
5.根据权利要求2至4之一的PLL频率发生器，其特征在于，该预先给定的时间间隔相应于该参考信号(xREF)的周期持续时间(TREF)或者该参考信号(xREF)的周期持续时间(TREF)的多倍。
6.根据前述权利要求之一的PLL频率发生器，其特征在于，为了形成一个取决于该控制信号(IB)的第一总延迟时间(T1)，该校准单元(28)具有一个通过该控制信号(IB)控制的第一路径(31)，以及为了形成一个取决于该控制信号(IB)的第二总延迟时间(T2)，该校准单元具有一个通过该控制信号(IB)控制的第二路径(32)，并且该校准单元被构造用于这样调节该控制信号(IB)，使得该第一总延迟时间(T1)与该第二总延迟时间(T2)相差一个该参考信号(xREF)的周期持续时间(TREF)的整数倍(K)的、预先给定的不消失的值。
7.根据权利要求6所述的PLL频率发生器，其特征在于，该校准单元(28)被构造用于这样调节该控制信号(IB)，使得该第一总延迟时间(T1)与该第二总延迟时间(T2)相差一个(K＝1)周期持续时间(TREF)。
8.根据权利要求6或7的PLL频率发生器，其特征在于，该第一路径(31)为了形成该第一总延迟时间(T1)而具有一个通过该控制信号(IB)控制的第一环形振荡器(36a)，并且该第二路径(32)为了形成该第二总延迟时间(T2)而具有一个通过该控制信号(IB)控制的第二环形振荡器(36b)，其中该第一路径(31)和该第二路径(32)被这样构造，使得当该控制信号(IB)被调节时，该第一总延迟时间(T1)与该第二总延迟时间(T2)相差该周期持续时间(TREF)的整数倍(K)的该预先给定的不消失的值。
9.根据权利要求8的PLL频率发生器，其特征在于，该第一环形振荡器(36a)和该第二环形振荡器(36b)基本上相同地被构造。
10.根据权利要求8或9的PLL频率发生器，其特征在于，a)该第一环形振荡器(36a)具有至少一个通过该控制信号(IB)控制的第一延迟单元(41a)，该延迟单元被构造用于将在其输入端的信号延迟一个取决于该控制信号(IB)的第一时间段(ΔT1)，该第一时间段相应于当该控制字(dT)取一个第一值(dT1)时该可变换的延迟单元(26)引起的那个不消失的延迟时间(ΔT＞0)，并且b)该第二环形振荡器(36b)具有至少一个通过该控制信号(IB)控制的第二延迟单元(41b)，该延迟单元被构造用于将在其输入端的信号延迟一个取决于该控制信号(IB)的第二时间段(ΔT2)，该第二时间段相应于当该控制字(dT)取一个第二值(dT2)时该可变换的延迟单元(26)引起的那个延迟时间(ΔT)，其中所述第二时间段(ΔT2)长于所述第一时间段(ΔT1)。
11.根据权利要求6至9之一的PLL频率发生器，其特征在于，a)该第一路径(31)为了形成该第一总延迟时间(T1)而具有至少一个通过该控制信号(IB)控制的第一延迟单元(41a)，该延迟单元被构造用于将一个在其输入端的信号延迟一个取决于该控制信号(IB)的第一时间段(ΔT1)，该第一时间段相应于当该控制字(dT)取一个第一值(dT1)时该可变换的延迟单元(26)引起的那个不消失的延迟时间(ΔT＞0)，并且b)该第二路径(32)为了形成该第二总延迟时间(T2)而具有至少一个通过该控制信号(IB)控制的第二延迟单元(41b)，该延迟单元被构造用于将一个在其输入端的信号延迟一个取决于该控制信号(IB)的第二时间段(ΔT2)，该第二时间段相应于当该控制字(dT)取一个第二值(dT2)时该可变换的延迟单元(26)引起的那个延迟时间(ΔT)，其中所述第二时间段(ΔT2)长于所述第一时间段(ΔT1)。
12.根据权利要求10或11的PLL频率发生器，其特征在于，所述一个或多个第一延迟单元(41a)、所述一个或多个第二延迟单元(41b)以及该可变换的延迟单元(26)基本上相同地被构造。
13.根据权利要求10至12之一的PLL频率发生器，其特征在于，该第一值或这些第一值(dT1)以及该第二值或这些第二值(dT2)被这样选择，使得当该控制信号(IB)被调节时，该第一总延迟时间(T1)与该第二总延迟时间(T2)相差该周期持续时间(TREF)的整数倍(K)的预先给定的所述不消失的值。
14.根据权利要求6至13之一的PLL频率发生器，其特征在于，a)该第一路径(31)被构造用于提供一个具有第一边沿的第一输出信号(y1)，b)该第二路径(32)被构造用于提供一个具有第二边沿的第二输出信号(y2)，c)该校准单元(28)具有一个相位检测电路(33)，其被构造用于确定，是否该第一边沿紧接在该第二边沿之前或之后，并且用于生成一个数字信号(A)的一个字，其值代表控制信号(IB)的考虑所述确定所需要的值。
15.根据上述权利要求之一的PLL频率发生器，其中该控制信号(IB)被构造为控制电流。
16.根据上述权利要求之一的PLL频率发生器，其特征在于，该PLL频率发生器具有一个校准模式，并且该PLL频率发生器被构造用于当该校准模式有效时，才将工作能量提供给该校准单元(28)。
17.根据上述权利要求之一的PLL频率发生器，其特征在于，设置有一个与该可变换的延迟单元(26)相连接的控制单元(27)，其被构造用于确定所述控制字(dT)。
18.根据权利要求17的PLL频率发生器，其特征在于，该控制单元(27)具有一个Sigma-Delta调制器(27a)并且被构造用于根据至少一个由Sigma-Delta调制器提供的信号来确定所述控制字(dT)。
19.根据权利要求18的PLL频率发生器，其特征在于，a)该Sigma-Delta调制器(27a)具有一个累加器，其被构造用于累加该Sigma-Delta调制器的一个输入信号(FRAC)并且用于提供一个被累加的信号(accl)，并且b)该控制单元(27)被构造用于根据该被累加的信号(accl)来确定所述控制字(dT)。
20.根据权利要求19的PLL频率发生器，其特征在于，a)该控制单元(27)具有二阶或更高阶的Sigma-Delta调制器(27a)，该Sigma-Delta调制器被构造用于提供一个第一溢出信号(cy)以及一个第二溢出信号(cyl)，b)该控制单元(27)被构造用于根据该第一和第二溢出信号(cy，cyl)来确定所述控制字(dT)。
21.根据权利要求20的PLL频率发生器，其特征在于，设置有一个二阶的Sigma-Delta调制器(27a)。
22.发送/接收装置(11-13)，特别是用于根据IEEE标准802.15.4的数据传输系统(10)，该发送/接收装置包括一个天线(14)以及一个与该天线相连接的发送/接收单元(15)，用于特别是根据IEEE802.15.4发送和接收数据，具有根据权利要求1至21之一所述的PLL频率发生器(20)。
23.集成电路，特别是用于根据权利要求22的发送/接收装置，具有根据权利要求1至21之一所述的PLL频率发生器(20)。
全文摘要
本发明涉及一种PLL频率发生器，用于生成具有可调节的目标频率的输出信号，包括a)压控振荡器，用于根据控制电压生成输出信号，b)与压控振荡器相连的可变换的分频器，其被构造用于由输出信号导出被分频的信号，该信号的瞬时频率取决于可调节的因数的值，c)与分频器相连的可变换的延迟单元，其被构造来形成延迟的信号，其方式是将被分频的信号延迟分别取决于控制字和控制信号的延迟时间，以及d)与可变换的延迟单元相连的相位检波器，其被构造来确定在参考信号和被延迟的信号之间的相位差并且将其提供用于形成控制电压。根据本发明设置有与可变换的延迟单元相连接的校准单元，其被构造用于由参考信号导出控制信号。
文档编号H03L7/197GK1983819SQ20061017008
公开日2007年6月20日 申请日期2006年12月18日 优先权日2005年12月17日
发明者萨沙·拜尔, 罗尔夫·耶内 申请人:Atmel德国有限公司