专利名称：用于流水线型模数转换器的占空比校准电路的制作方法
技术领域：
本发明适用于需要进行占空比校准的流水线型模数转换器电路。属于占空比电路设计的技术领域。
背景技术：
流水线型模数转换器由于其在速度和功耗两方面有很好的平衡取舍，以及灵活的结构和丰富的校准技术，针对不同的需求在速度、精度、功耗和面积等方面很好地进行相应的折衷，因而成为最流行的高速高精度模数转换器结构之一。在流水线系统中，为了减少输入到输出的流水线延迟，往往要求流水线的每级工作在两相时钟，因此50％的时钟占空比(高电平周期与整个时钟周期的比值)往往是系统稳定工作的最佳保障，占空比的偏移将影响着其转换性能。必须采用占空比电路进行校准。图1为常见流水线型模数转换器框图，流水线结构的基本思想是把总的比特数转化精度平均分配到每一级，每一级的转换结果合并在一起就可以得到最终的转化结果。模数转换器输入信号经过第一级采样保持器，N-1级余量增益级和最后一级全并行转换器后，每级量化得到的数字量经过延迟对准寄存器阵列和数字校准电路后作为转换结果输出。为了减少级间的量化延时，相邻级间采样、保持相交替出现，所以需要时钟相位CKout，1控制包括采样保持器，余量增益级及全并行转换器在内模块的两相工作。时钟相位CKout，1是由占空比校准电路产生的，外加的时钟输入信号CKin经过占空比校准电路达到50％的占空比，从而保证量化的精度。校准完成后的波形控制模数转换器的两相工作。
发明内容
技术问题本发明的目的在于解决上述问题，提供一种用于流水线型模数转换器的占空比校准电路，该电路是一种基于连续时间积分器的高精度占空比调整电路，来实现最后50％的时钟占空比输出。
技术方案本发明的用于流水线型模数转换器的占空比校准电路中输入缓冲级的第一输入端接输入信号，输入缓冲级的第二输入端接输出调整级输出信号；输入缓冲级第一输出端的输出信号接占空比检测级的输入端，输入缓冲级第二输出端的输出信号接输出调整级的第二输入端；占空比检测级输出端的输出信号接输出调整级的第一输入端；输入缓冲级一方面改善时钟的上升下降时间，提高扇出能力，另一方面利用时钟输出调整级输出的时钟沿来合成新的时钟；占空比检测级将时钟占空比信息转换为电压信息，用于控制时钟输出调整级的输出；输出调整级利用占空比检测级的输出控制电压来调整输出信号的占空比，最后通过整形电路输出。
所述输入缓冲级由第一RS触发器缓冲模块第二RS触发器缓冲模块组成一个双稳态电路，其信号输出端接反向器、与门电路的输入端，反向器的输出端为输入缓冲级第一输出端的输出信号接占空比检测级的输入端，与门电路的输出端为输入缓冲级第二输出端的输出信号接输出调整级的第二输入端。
所述占空比检测级是由运算放大器、积分电阻和积分电容组成的连续时间积分器，积分电容的两端跨接在运算放大器的反向输入端和输出端，占空比检测级的输入端即运算放大器的反向输入端通过输入积分电阻接输入缓冲级第一输出端的输出信号，占空比检测级的输出端即运算放大器的输出端输出信号接输出调整级的输入端。
所述输出调整级中，第一晶体管、第二晶体管、第三晶体管的源、漏极顺序连接，第二晶体管、第三晶体管的漏极连接处与施密特触发器的输入端相接用于对输出波形进行整形；输出调整级的第二输入端接输入缓冲级第二输出端的输出信号，输出调整级的第一输入端接占空比检测级输出端的输出信号，输出调整级输出端的输出信号接输入缓冲级的第二输入端。
通过保持一个不变的时钟沿可以用于前端采样保持器从采样到保持的跳变沿，以实现其均匀采样，同时一个固定的时钟沿意味着该电路可以进一步与锁相环相结合来进一步提高时钟的性能。
有益效果流水线型模数转换器由于其在速度和功耗两方面有很好的平衡取舍，以及灵活的结构和丰富的校准技术，针对不同的需求在速度、精度、功耗和面积等方面很好地进行相应的折衷，因而成为最流行的高速高精度模数转换器结构之一。在流水线系统中，为了减少输入到输出的流水线延迟，往往要求流水线的每级工作在两相时钟，因此50％的时钟占空比(高电平周期与整个时钟周期的比值)往往是系统稳定工作的最佳保障，占空比的偏移将影响着其转换性能及最后的量化精度，需要采用占空比电路进行校准。本方案提出一种新型的基于连续时间积分器的高精度占空比调整电路。通过在时钟输入端加入RS触发器缓冲模块，一方面改善时钟的上升下降时间，提高扇出能力，另一方面利用时钟调整级输出的时钟沿来合成新的时钟。而占空比检测级，则通过连续时间积分器将时钟占空比信息转换为电压信息，用于控制时钟调整级的输出。最后通过整形电路输出。通过本发明的占空比校准方案，流水线模数转换器的时钟占空比大约保持在了50％，保证了模数转换器的正确量化，以及信噪比、无杂散动态范围等性能指标。
图1为常见流水线型模数转换器框图，包括占空比校准电路1，采样保持器2，余量增益级3～6，延迟对准寄存器阵列7，数字校准电路8。
图2为本发明的占空比调整电路框图。
图3为本发明的占空比调整电路中的输入缓冲级和调整后的波形。
图4为本发明的占空比调整电路中的占空比检测级及其工作波形。
图5为本发明的占空比调整电路中的输出调整级及其工作波形。
以上的图中有输入缓冲级10、占空比检测级20、输出调整级30；第一RS触发器缓冲模块101、第二RS触发器缓冲模块102、反向器103、与门电路104；当输入占空比小于50％时，CKin的下降沿105、CKOUT，1的上升沿106、CKOUT，2的下降沿107、CKd的第一下降沿108和第N下降沿109、CKout，1的第一下降沿110和第N下降沿111，CKin的上升沿112、CKOUT，2的上升沿113、CKd的上升沿114；当输入占空比大于50％时，CKin的下降沿115、CKOUT，1的上升沿116、CKOUT，2的下降沿117、CKd的第一下降沿118和第N下降沿119、CKout，1的第一下降沿120和第N下降沿121，CKout，2的上升沿122、CKd的上升沿123；运算放大器201；占空比50％时，Ckout，1时钟方波波形202，Vctr输出控制电压波形203；占空比小于50％时，Ckout，1时钟方波波形204，Vctr输出控制电压波形205；占空比大于50％时，Ckout，1时钟方波波形206，Vctr输出控制电压波形207；输出调整级30、施密特触发器301、Vtmp的波形302、Vtmp的第一上升沿304和第N上升沿305、Vtmp的下降沿306、CKd的波形303、CKd的第一下降沿307和第N下降沿308、CKd的上升沿309。
具体实施例方式
下面结合附图与具体实施方式
对本发明作进一步详细描述。
图2为本发明的原理框图，该电路中输入缓冲级10的第一输入端A接输入信号CKin，输入缓冲级10的第二输入端B接输出调整级30输出信号CKd；输入缓冲级10第一输出端C的输出信号CKout，1接占空比检测级20的输入端E，输入缓冲级10第二输出端D的输出信号CKout，2接输出调整级30的第二输入端H；占空比检测级20输出端F的输出信号Vctr接输出调整级30的第一输入端G；输入缓冲级10一方面改善时钟的上升下降时间，提高扇出能力，另一方面利用时钟调整级输出的时钟沿来合成新的时钟；占空比检测级20将时钟占空比信息转换为电压信息Vctr，用于控制时钟输出调整级30的输出CKd；输出调整级30利用占空比检测级20的输出控制电压Vctr来调整输出信号的占空比，最后通过整形电路输出。
图3为本发明的输入缓冲级10的实现和工作波形，采用具有双沿触发特性的第一RS触发器缓冲模块101、第二RS触发器缓冲模块102，当输入时钟相位CKin占空比失配时，该电路根据输出调整级的输出时钟相位CKd来调整合成50％占空比的时钟相位CKout，1。具体原理如下整个占空比检测校准环路主要对输入时钟相位CKin的上升沿进行延时，且保持该沿不被调整，作为采样保持器2的采样沿，一个固定的时钟沿意味着可以减少采样时的抖动同时该电路可以进一步与锁相环相结合来进一步提高时钟的性能。而对下降沿则要进行调整，从而使得最后的占空比达到50％。当输入占空比大于50％时，即高电平周期小于低电平，输入时钟相位CKin的下降沿105直接产生CKout，1的上升沿106和CKOUT，2的下降沿107。通过占空比检测级20产生的控制电压Vctr来调整输出调整级30的输出时钟相位CKd下降沿的延时，从第一下降沿108到第N下降沿109，从而控制输出时钟相位CKout，1的第一下降沿110、第N下降沿111。一直调整到CKout，1的高低电平周期近似为T/2。当输入占空比小于50％，即低电平周期小于高电平时，与门104解决CKd下降沿太过滞后会与其上升沿重合的问题。输入时钟相位CKin的下降沿115直接产生CKout，1的上升沿116和CKOUT，2的下降沿117。而通过占空比检测级20产生的控制电压Vctr来调整输出调整级30的输出时钟相位CKd下降沿的延时，从第一下降沿118到第N下降沿119，从而控制输出时钟相位CKout，1的第一下降沿120、第N下降沿121，一直调整到CKout，1的高低电平周期近似为T/2。CKout，1的下降沿115导致CKOUT，2的上升沿122从而导致了CKd的上升沿123，使得CKd的上升沿123延后而不会与其下降沿重合。
图4为采用连续时间积分器的占空比检测级20电路框图和工作波形。该电路通过对占空比信息的检测产生对输出调整级30的控制电压Vctr。占空比检测级20的输入端E接收前面输入缓冲级10第一输出端C的输出信号CKout，1，转化为输出端F的控制输出电平Vctr。采用连续时间积分器结构包括运算放大器201，积分电阻R1和积分电容C1。参考图4b，当Ckout，1时钟方波202占空比为50％时，输出控制电平Vctr203，做周期三角变化，稳定在一个固定电平上。参考图4c，当Ckout，1时钟方波204占空比小于50％，即高电平较少时，输出控制电平Vctr205做趋势向上的变化。参考图4d，当Ckout，1时钟方波206占空比小于50％，即低电平较少时，输出控制电平Vctr207，做趋势向下的变化。
图5为输出调整级30的控制电路和工作波形。第一晶体管PM1、第二晶体管PM2、第三晶体管NM1的源、漏极顺序连接构成一个可调整上升沿的倒相器电路。通过占空比检测级20输出端F的输出信号Vctr来调整对CKout，2的下降沿，即Vtmp上升沿的延时。最后通过施密特触发器301的负向阈值电平VHI和正向阈值电压VIH来对输出时钟相位CKd303进行整形。当输入缓冲级10第一输出端C的输出信号CKout，1的占空比小于50％时，参考图4c，控制电平Vctr上升，则信号Vtmp302的上升沿会被延迟，从第一上升沿304的跳变沿延后到第N上升沿305的跳变，从而时钟相位CKd303从第一下降沿307被延后到第N下降沿308，相当于图3中CKd下降沿的延时从第一下降沿108到第N下降沿109，从而控制输出时钟相位CKout，1的第一下降沿110、第N下降沿111。调整输出时钟相位CKout，1的下降沿延后，这些过程一直调整到输出时钟相位CKout，1稳定到占空比为50％。
主要元件的参数
权利要求
1.一种用于流水线型模数转换器的占空比校准电路，其特征在于该电路中输入缓冲级(10)的第一输入端(A)接输入信号(CKin)，输入缓冲级(10)的第二输入端(B)接输出调整级(30)输出信号(CKd)；输入缓冲级(10)第一输出端(C)的输出信号(CKout，1)接占空比检测级(20)的输入端(E)，输入缓冲级(10)第二输出端(D)的输出信号(CKout，2)接输出调整级(30)的第二输入端(H)；占空比检测级(20)输出端(F)的输出信号(Vctr)接输出调整级(30)的第一输入端(G)；输入缓冲级(10)一方面改善时钟的上升下降时间，提高扇出能力，另一方面利用时钟调整级输出的时钟沿来合成新的时钟；占空比检测级(20)将时钟占空比信息转换为电压信息(Vctr)，用于控制时钟输出调整级(30)的输出(CKd)；输出调整级(30)利用占空比检测级(20)的输出控制电压(Vctr)来调整输出信号的占空比，最后通过整形电路输出。
2.根据权利要求1所述的用于流水线型模数转换器的占空比校准电路，其特征在于所述输入缓冲级(10)由第一RS触发器缓冲模块(101)、第二RS触发器缓冲模块(102)组成一个双稳态电路，其信号输出端接反向器(103)、与门电路(104)的输入端，反向器(103)的输出端为输入缓冲级(10)第一输出端(C)的输出信号(CKout，1)接占空比检测级(20)的输入端(E)，与门电路(104)的输出端为输入缓冲级(10)第二输出端(D)的输出信号(CKout，2)接输出调整级(30)的第二输入端(H)。
3.根据权利要求1所述的用于流水线型模数转换器的占空比校准电路，其特征在于所述占空比检测级(20)是由运算放大器(201)、积分电阻(R1)和积分电容(C1)组成的连续时间积分器，积分电容(C1)的两端跨接在运算放大器(201)的反向输入端和输出端，占空比检测级(20)的输入端(E)即运算放大器(201)的反向输入端通过输入电阻(R1)接输入缓冲级(10)第一输出端(C)的输出信号(CKout，1)，占空比检测级(20)的输出端(F)即运算放大器(201)的输出端，输出信号(Vctr)接输出调整级(30)的第一输入端(G)。
4.根据权利要求1所述的用于流水线型模数转换器的占空比校准电路，其特征在于，所述输出调整级(30)中，第一晶体管(PM1)、第二晶体管(PM2)、第三晶体管(NM1)的源、漏极顺序连接，第二晶体管(PM2)、第三晶体管(NM1)的漏极连接处与施密特触发器(301)的输入端相接用于对输出波形进行整形；输出调整级(30)的第二输入端(H)接输入缓冲级(10)第二输出端(D)的输出信号(CKout，2)，输出调整级(30)的第一输入端(G)接占空比检测级(20)输出端(F)的输出信号(Vctr)，输出调整级(30)输出端(I)的输出信号(CKd)接输入缓冲级(10)的第二输入端(B)。
全文摘要
用于流水线型模数转换器的占空比校准电路适用于需要进行占空比校准的流水线型模数转换器电路，该电路中输入缓冲级(10)的第一输入端(A)接输入信号(CK
文档编号H03M1/12GK101030783SQ20071001923
公开日2007年9月5日 申请日期2007年1月5日 优先权日2007年1月5日
发明者吴建辉, 殷勤, 张萌, 杜振场, 时龙兴 申请人:东南大学