专利名称：数据编译码方法及装置的制作方法
技术领域：
本发明涉及通信4支术领域，具体涉及4吏用前向纠4昔(FEC: Forward Error Correction)编石马和译石马的通4言4支术。
背景技术：
随着通信技术的不断发展，用户对通信的容量、速度等各种服务质量的要 求越来越高。由于接入网是整个电信网中最具有技术挑战性的区域之一，因此 为了满足用户对带宽日益增长的要求，实现接入网的高速化、宽带化和智能化， 各种接入技术层出不穷，如局域网(LAN: Local Area Network )、数字用户线 (DSL: Digital Subscriber Line)、混合光纤同轴电缆网及电缆调制解调器 (HFC-Cable Modem)、电力线上网等等，然而被认为最有前途的是光接入技 术。无源光网络(PON: Passive Optical Network)由于其易维护、高带宽、低 成本等优点成为光接入中的佼佼者，是通过单一平台综合接入语音、数据、视 频等多种业务的理想物理平台。
PON技术是点到多点的光纤接入技术。PON由光线路终端、光纤网络单 元(ONU: Optical Network Unit)和光分配网络(ODN: Optical Distribution Network)等部分组成。其中以太网无源光网络(EPON: Ethernet Passive Optical Network)技术是一种较好的接入技术。其主要特点在于维护简单，成本较低， 较高的传输带宽和高性能价格比。特别是EPON技术能够提供lGHz甚至到 10GHz的带宽，这使得同时传送语音、数据和视频业务成为可能。
由于EPON是一种采用无源光传输的技术，不使用具有放大和中继功能的 元器件。因此EPON网络的传输距离和分支数目依赖于功率预算和各种传输损 耗。随着传输距离或分支比数目的增加，传输数据的信噪比(SNR: Signal Noise ratio)逐渐减小，从而导致更多的比特错误。为了解决这一问题，在EPON系 统中引入了 FEC技术来提高系统的抗干扰能力，以增大系统的功率预算。
FEC是指信号在被传输之前预先对其按一定的方式进行处理，在接收端则 按相应的算法进行解码以达到找出错码并纠错的目的。EPON系统中的FEC的基本工作原理是在发送端被传输的以太网帧后附加上FEC校验码字，这 些校验码字与被校验的以太网帧数据以某种确定的规则互相关联(约束)，接 收端按既定的规则检验以太网帧数据与校验码字的关系， 一旦传输中发生错 误，就会破坏这种关系，从而自动发现并纠正错误的码。FEC技术力求用尽可 能少的校验字节纠正尽可能多的错误，在开销(增加了才交-险字节)和获得的编 码增益之间找到 一个最佳的平衡点。
图1给出了开放系统互联参考模型和正EE802.3局域网模型的对应关系。 这种才莫型适用于802.3-2005标准所定义的以太网中。目前1G和10G的EPON 系统即采用此模型。在EPON系统中的物理层中不仅引入了 FEC技术，也引 入了线路编码技术。
线路编码机制主要有两种数值查找机制和扰码器机制。在现有的EPON 系统中，采用8比特(B: Bit)/10B的线路编码机制。这是一种数值查找机制。 8B/10B编码方案的一个很大的缺点是其编码冗余度达到了 25%,编码开销很 大。为了节省编码开销，在IOGBASE-W、 10GBASE-R等系列标准中已经在 物理编码子层(PCS: Physical Coding Sublayer)使用了 64B/66B线路编码； 在10GBASE-T标准中在PCS层使用了 64B/65B线路编码；而且在由 正EE802.3av工作组正在制定的10GEPON系统中，也尝试引入64B/66B或 64B/65B等编码效率更高的线路编码机制。这两种线路编码使用了带有非扰码 同步字符和控制字符的扰码方式。
64B/66B编码机制是在64比特信息的基础上，增加了 2比特的同步字符 (同步头)。这2比特同步字符只有"01"或"10"两种可能。其中，同步字 符为"01"表示64比特全部为数据信息；同步字符为"10"表示64比特信息 中包含数据信息和控制信息。同步字符为"00"或"11"表示传输过程中发生 了错误。同时，这种同步字符的使用保证了传输数据每隔66比特至少变换一 次，这种方式便于实现块同步(Block Synchronization)。 64比特的信息通过一 种自同步加扰机制进行加扰，最大程度上保证了所传送信息有足够的切换，便 于接收端的时钟恢复。与64B/66B编码机制相比，不同的是，64B/65B编码使 用1比特的数据/控制字符。如果数据/控制字符为"0"表示64比特全部为数据信息；如果数据/控制字符为"1"表示64比特信息中包含数据信息和控制
信息。 .
目前，针对10G的EPON系统中的PCS层的一种设计方案如图2和图3 所示。图2为此系统物理层的发送流程图；图3为此系统物理层的接收流程图。
在图2中，以太网数据帧先经过调和子层和10千兆以太网媒质无关接口 (XGMII)处理，然后再经过64B/66B线路编码。这一编码过程是在64比特 的以太网数据信息的前面添加2比特的同步字符，使得数据由原来的64比特 变为66比特。 一般地，称编码后的66比特码字为一个块(Block)。接着对块 中的数据和控制信息进行加扰，然后对此帧中的数据进行FEC编码，编码后 的数据先后经过物理媒介连接子层(PMA: Physical Medium Attachment)和物 理Jf某介相关子层(PMD: Physical Medium Dependent)后发送出去。物理层的 接收流程为发送流程的逆过程，如图3所示，在此不再赘述。
在对现有技术的研究和实践过程中，本发明的发明人发现，线路编码和 FEC编码所带来的好处都是以增加冗余信息为代价的。现有技术将经过线路编 码和FEC编码后的数据直接成帧发送，若线路编码选择冗余度较大的算法， 由于较多的冗余信息被当作FEC编码的数据部分进行编码，会降低FEC编码 的性能；若线路编码选择冗余度较小的算法，虽然提高了 FEC的性能，但会 相应降低传输系统的同步性能，^艮难两者兼顾。
发明内容
本发明实施例提供能够既保证传输系统的同步性能又不影响编码增益提 高的数据编译码方法以及相应的装置。
一种数据编码方法，包括对输入数据进行线路编码生成信息块，所述信 息块包括信息数据和第一同步头；对所述信息块进行前向纠错编码生成才交一验 块；为所述信息块添加第二同步头；生成发送数据帧，所述发送数据帧包括添 加了第二同步头的信息块和相应的校验块。
一种数据译码方法，包括接收数据帧，所述数据帧包括初始信息块和相 应的校验块，所述初始信息块具有由第一和第二同步头组成的数据同步头，根 据所述数据同步头对接收的数据帧进行同步，提取出所述初始信息块和校验块；去除所述初始信息块的第二同步头获得包括第一同步头和信息数据的信息 块；使用所述校验块对所述信息块的第一同步头和信息数据进行前向纠错译
码；对前向纠错译码后的信息块进行线路译码。
一种数据编码装置，包括线路编码单元，用于对输入数据进行线路编码， 输出生成的信息块，所述信息块包括信息数据和第一同步头；纠错编码单元， 用于对所述信息块进行前向纠错编码，输出生成的校验块；头添加单元，用于 为所述信息块添加第二同步头；成帧单元，用于生成发送数据帧，所述发送数 据帧包括添加了第二同步头的信息块和相应的校验块。
一种数据译码装置，包括接收单元，用于接收数据帧，所述数据帧包括
初始信息块和相应的校验块，所述初始信息块具有由第一和第二同步头组成的 数据同步头；才艮据所述数据同步头对数据帧进行同步，输出所述初始信息块和 校验块；头去除单元，用于去除所述初始信息块的第二同步头，输出包括第一 同步头和信息数据的信息块；纠错译码单元，用于使用所述校验块对所述信息 块的第 一 同步头和信息数据进行前向纠错译码，输出前向纠错译码后的信息 块；线路译码单元，用于对前向纠错译码后的信息块进行线路译码，输出恢复 后的数据。
上述方法或装置采用在经过线路编码和FEC编码后的数据上添加额外的 同步头后再成帧发送的方式，由于增加了用于同步的冗余信息，因此在线路编 码选择冗余度较小的算法的情况下，也能够有效保证传输系统的同步性能，并 且额外添加的同步头不参与FEC编码计算，确保FEC的编码增益不受影响。
图1是现有开放系统互联参考模型和正EE802.3局域网模型的关系图2是现有10G EPON系统中的物理层的数据发送流程图3是现有10G EPON系统中的物理层的数据接收流程图4是本发明实施例的数据编码方法主要步骤示意图5是本发明实施例的数据编码装置的基本逻辑结构示意图6是本发明实施例的数据译码方法主要步骤示意图7是本发明实施例的数据译码装置的基本逻辑结构示意图；图8是本发明实施例一数据编码方法流程示意图； .图9是本发明实施例二数据编码装置逻辑结构示意图； 图IO是本发明实施例三数据译码方法流程示意图； 图1 l是本发明实施例四数据译码装置逻辑结构示意图 图12是本发明实施例六数据编码装置逻辑结构示意图 图13是本发明实施例八数据译码装置逻辑结构示意图 图14是本发明实施例十数据编码装置逻辑结构示意图 图15是本发明实施例十二数据译码装置逻辑结构示意图； 图16是本发明应用例中数据变化情况示意图； 图17是本发明应用例上下行数据在不同子层的流程示意图； 图18是本发明应用例 一发送端流程示意图； 图19是本发明应用例 一接收端流程示意图； 图20是本发明应用例二FEC帧结构示意图； 图21是本发明应用例二在RS(255,239)时的FEC编码映射示意图 图22是本发明应用例二在RS(255,231)时的FEC编码映射示意图 图23是本发明应用例二在RS(255，223)时的FEC编码映射示意图 图24是本发明应用例二发送端流程示意图； 图25是本发明应用例二接收端流程示意图。
具体实施例方式
本发明实施例提供数据编码方法，在经过线路编码和FEC编码后的数据上 添加额外的同步头后再成帧发送。本发明实施例还提供相应的数据译码方法以 及数据编码装置、数据译码装置。以下分别进行详细说明。
参考图4，本发明实施例的数据编码方法主要包括步骤 Al、对输入数据进行线路编码生成信息块，信息块中包括信息数据和第 一同步头。
本文中所称输入数据指需要进行传输的数据内容。例如，对于10GEPON 应用而言，可以指调和子层发送给物理编码子层的XGMII传输帧；对于通常的802.3以太网应用而言，可以指一般的以太网传输帧。
基于本发明实施例能够有效保证传输系统的同步性能的特点，线路编码可
以选择冗余度较小的算法，例如64B/65B编码，或者32B/33B编码等，这些类 型的线路编码在信息数据之外仅增加一个B的数据/控制头(Data/Ctl—header), 用来表示所传输的数据的类型。基于保证传输时数据有足够的切换的目的，在 线路编码之后可以对信息块中的信息数据进行加扰，具体加扰方式以及线路编 码过程可参照现有方式进行。本文中将线路编码过程生成的块头称为第一同步 头。
A2、对线路编码生成的信息块进行FEC编码生成校验块。
本发明实施例不限定具体所使用的FEC编码算法。并且，为达到更好的保 护信息块中重要内容的目的，可根据所使用FEC编码方法的特点在进行FEC编 码前对信息块进行进一步的处理，例如，进行对若干个信息块进行内容排列将 重要数据(例如第一同步头)集中放置等。
FEC编码的过程一般是将输入数据按照某种规则进行计算处理后得到长 度小于该输入数据的校验码字，接收端通过计算收到的校验码字与数据部分之 间的关系来确定数据部分是否正确传输并对一定程度以内的错误进行纠正。一 种常用的FEC编码方式是使用里德-所罗门(RS: Reed-Solomon)码，它具有 同时纠正突发性错误和随机性错误的能力。
若FEC编码器采用对具有固定长度的序列k进行处理的方式，可将若干个 信息块连接为适当长度的信息序列后输入FEC编码器。当然，信息序列长度有 可能小于FEC编码器需要的序列长度k，这种情况下，可对信息序列进行填充 使之长度增加到k后再输入FEC编码器进行编码。本文中使用FEC(n, k)表示 FEC编码器的输入输出序列长度，其中n表示编码后的编码序列长度，(n-k) 即为4交-验块序列的长度。
A3、为信息块添加第二同步头。
本步骤中的信息块可以直接来源于进入FEC编码之前的信息块，也可以来 源于FEC编码器输出的编码序列中的信息块。若来源于后者，则信息块在进入 FEC编码器之前所作的排列、填充等处理需要在编码后以相应的方式进行恢复。
所添加的第二同步头可以通过对第一同步头进行简单的计算得到。当然， 除了为信息块增加额外的同步头以外，还可以相应的为校验块添加校验同步 头，增强系统的同步能力。
A4、生成发送数据帧，所称发送数据帧包括添加了第二同步头的信息块 和相应的校验块。
本发明实施例不限定于具体的成帧以及发送和传输形式。通常，可将具有 对应关系的信息块和校验块重组成FEC帧后，以FEC帧的形式进行发送。当然， 若发送数据帧的物理编码子层与下层的物理々某质附加子层具有不同的速率，则 需要使用相应的速率匹配策略对需要传输的数据帧进行处理，使之变成下层可 接收的数据方式。
参考图5，相应于上述数据编码方法，本发明实施例的数据编码装置的基 本逻辑结构包括
线路编码单元101，用于对输入数据进行线3各编码，输出生成的信息块， 输出的信息块中包括信息数据和第 一 同步头。
纠错编码单元102,用于对线路编码后的信息块进行FEC编码，输出生成 的校验块。当然，纠错编码单元还可以同时输出与校验块对应的信息块。
头添加单元103,用于为信息块添加第二同步头。头添加单元操作的对象 可以是纠错编码单元输出的信息块(在图5中以实线表示)，也可以是线路编码 单元输出的信息块(在图5中以虚线表示)。
成帧单元104,用于发送添加了第二同步头的信息块和相应的校验块。成 帧单元可具体执行成帧以及速率匹配等功能。
基于上述基本逻辑结构，还可根据功能需要添加相应的逻辑单元，或对已 有的逻辑单元进行逻辑结构的精细化改进。
参考图6，相应于上述数据编码方法，本发明实施例的数据译码方法主要 包括步骤
Bl、接收数据帧，所称数据帧包括初始信息块和相应的校验块，初始信息块具有由第 一和第二同步头组成的数据同步头，根据数据同步头对数据帧进 行同步，提取出初始信息块和校验块。 .
根据前述编码过程可知，接收端收到的数据帧中至少有线路编码时生成的
第一同步头和FEC编码后添加的第二同步头，该两个同步头组合成数据同步
头，数据帧还可能进一步具有校验同步头，利用这些信息可以对收到的数据进
行帧同步，从而确定帧的开始和结束，得到完整的FEC帧便于后续进4恃码。 B2、去除初始信息块的第二同步头获得包括第一同步头和信息数据的信
由于第二同步头用于帧同步，因此在完成帧同步后即可将该同步头去除。 当然若在编码发送的过程中还为校验块添加了校验同步头，则 一并去除。
B3、使用校验块对信息块的第一同步头和信息数据进行FEC译码。 此FEC译码过程可参照FEC编码过程的逆过程进行。若FEC编码时执行了 信息序列的内容排列、填充等操作，在执行FEC译码前同样要对进行FEC译码 的信息序列执行类似的操作，以保证FEC译码的正确进行，并对FEC译码后的 结果执行相应的重排列和删除等操作进行恢复。 B4、对FEC译码后的信息块进行线路译码。
此线路译码过程可参照线路编码过程的逆过程进行。若在线路编码后对信 息数据进行了加扰，则同样需要相应的在线路译码前进行解扰。
参考图7，相应于上述数据译码方法，本发明实施例的数据译码装置的基 本逻辑结构包括
接收单元201，用于接收数据帧，所称数据帧包括初始信息块和相应的校 验块，初始信息块具有由第一和第二同步头组成的数据同步头；根据数据同步 头对数据帧进行同步，输出初始信息块和才L睑块。
头去除单元202,用于去除初始信息块的第二同步头，输出包括第一同步 头和信息数据的信息块。若接收单元输出的校验块具有校验同步头，则头去除 单元202还一并去除校验块的校验同步头，输出去除校验同步头以后的校验块， 在图7中用实线表示；若接收单元输出的校验块不必去除同步头，可直接输出 给纠错译码单元，在图7中用虚线表示。纠错译码单元203,用于使用校验块对信息块的第一同步头和信息数据进
行前向纠错译码，输出前向纠错译码后的信息块。
线路译码单元204,用于对前向纠错译码后的信息块进行线路译码，输出 恢复后的数据。
基于编码端所使用的具体逻辑结构，上述译码端的基本逻辑结构，可相应 的添加逻辑单元，或对已有的逻辑单元进行逻辑结构的精细化改进。
下面基于具体的实施例对上述基本方案和结构进行详细说明。
实施例一、 一种数据编码方法，流程参考图8，包括步骤
al、对长度为(L1 _ l)的输入数据进行线路编码生成长度为Ll信息块，信
息块包括信息数据和1B的第一同步头。即，所使用的线路编码为(L1 - 1)B/
(L1)B编码。
a2、收集N个信息块生成信息序列。
a3、若采用FEC(n, k)编码器，而N^Ll〈k,则在信息序列的设定位置插 入k-NxLl个填充比特，通常可插入在信息序列的首或尾。为便于计算，所 使用的填充比特可选择全0或全1。
a4、对填充后的信息序列进行FEC编码生成M个校验块，并且也输出用于 编码的填充后的信息序列。
a5、从编码序列的信息序列中删除在设定位置上的k-NxLl个填充比特。
a6、为编码序列中的信息块添加1B的第二同步头。
为信息块添加的第二同步头具体可采用如下方式获得对该信息块的第一 同步头进行设定运算得到该信息块的第二同步头。通常可采用按位取反的运算 方法，即若第一同步头为"1"则添加的第二同步头为"0",反之亦然。 a7、发送添加了第二同步头的信息块和相应的才L睑块。 本实施例中以FEC编码结果中的信息块作为添加同步头的对象，可以不必 緩存步骤a2中得到的信息序列，减少对緩存器的需求。当然也可以使用步骤a2 中得到的信息序列，则不必进行步骤a5的删除操作，可以简化处理过程。实际 应用中可根据需要进行选择。实施例二、 一种数据编码装置，用于执行实施例一数据编码方法，逻辑结
构参考图9，包括
线路编码单元301,用于对长度为(L1 - l)的输入数据进行线路编码，输出 生成的长度为L1的信息块，信息块包括信息数据和1B的第一同步头。
纠错编码单元302,包括收集子单元3021、填充子单元3022、编码子单元 3023、删除子单元3024;
收集子单元3021,用于收集N个信息块，输出生成的信息序列；输出的信 息序列长度为Nx LI <k, k为FEC编码所需要的序列的长度；
填充子单元3022,在收集子单元3021输出的信息序列的设定位置插入k -N x L1个填充比特，将填充后的信息序列输出给编码子单元3023;
编码子单元3023，用于对输入的信息序列进行FEC(n，k)编码，输出生成的 M个校验块以及用于编码的填充后的信息序列；
删除子单元3024,用于将编码子单元3023输出的信息序列中的填充比特删除。
头添加单元303,用于为纠错编码单元302输出的信息序列中的信息块添加 1B的第二同步头。
成帧单元304,用于发送添加了第二同步头的信息块和相应的校验块。
实施例三、 一种数据译码方法，与实施例一数据编码方法相应，流程参考 图IO，包括步骤
bl、接收携带有初始信息块和相应的校验块的数据帧，初始信息块长度为 (Ll + 1)具有2B数据同步头，由1B第一同步头和1B第二同步头组成，根据2B数 据同步头对数据帧进行同步，提取出初始信息块和校验块。
b2、去除初始信息块1B的第二同步头获得包括1B的第一同步头和信息数 据的信息块。
b3、获取包括N个信息块和相应的M个校验块的编码序列，编码序列的长 度NxLl + MxL2<n, L2为校验块的长度，n为FEC译码所需要的序列的长度， 在编码序列的设定位置插入n - (N x Ll + M x L2)个填充比特；插入方式与FEC 编码时相同。b4、对填充后的编码序列进行FEC(n, k)译码获得包括N个信息块的信息序列。
b5、从FEC译码得到的信息序列中删除译码前插入的填充比特。 b6、将删除填充比特后的信息序列分解成N个信息块。 b7、对分解后的信息块进行线^各译码恢复数据。
实施例四、 一种数据译码装置，用于执行实施例二数据译码方法，逻辑结 构参考图ll,包括
接收单元401,用于接收数据帧，所称数据帧包括初始信息块和相应的校 验块，初始信息块长度为(L1 + 1)具有2B数据同步头，由1B第一同步头和1B第 二同步头组成；根据2B数据同步头对数据帧进行同步，输出初始信息块和校 验块。
头去除单元402，用于去除初始信息块1B的第二同步头，输出包括1B的第 一同步头和信息数据的信息块。
纠错i奪码单元403,包括填充子单元4031、译码子单元4032、删除子单元 4033、分离子单元4034;
填充子单元4031,用于获取包括N个信息块和相应的M个校验块的编码序 列，编码序歹'J的长度NxLl+MxL2<n， L2为才交-睑块的长度，n为FEC译码所 需要的序列的长度，在编码序列的设定位置插入n _ (N x Ll + M x L2)个填充比
特；
译码子单元4032,用于对填充后的编码序列进行FEC(n，k)译码，输出包括 N个信息块的信息序列；
删除子单元4033，用于将译码子单元4032输出的信息序列中的填充比特删
除；
分离子单元4034,用于将删除填充比特后的信息序列分解成N个信息块输出。
线路译码单元404，用于对纠错译码单元403输出的信息块进行线路译码， 输出恢复后的凄t据。实施例五、 一种数据编码方法，本实施例与实施例一的区别在于，本实施
例在进行FEC编码之前，还对信息块序列进行内容排列，将各个信息块的第一 同步头集中在一起后再进行FEC编码。包括步骤 cl c3、分别与步骤al a3相同，不再赘述。
c4、将信息序列中各个信息块1B的第一同步头集中排列在设定位置。排列 的操作可与步骤c3的填充操作同步进行，也可在填充操作之前或之后进行。通 常集中的N个第一同步头可排列在信息序列(不计填充比特)的首或尾。为便 于处理，这N个集中放置的第一同步头，可按相应的信息块在信息序列中的顺 序进行排序。
c5、对填充和排列后的信息序列进行FEC编码生成M个校验块，并且也输 出用于编码的填充和排列后的信息序列。
c6、将编码序列的信息序列中集中排列的第 一同步头重新排列到相应的信 息块中。重新排列的操作可与步骤c7的删除操作同步进行，也可在删除操作之 前或之后进4亍。
c7 c9、分别与步骤a5 a7相同，不再赘述。
本实施例中进一步在进行FEC编码之前，对信息块序列进行内容排列，将 各个信息块的第 一同步头集中在一起后再进行FEC编码，能够增强对第 一同步 头的纠错保护，并且，应用证明，更便于系统实现。此外，与实施例一中类似， 本实施例以FEC编码结果中的信息块作为添加同步头的对象，可以不必緩存步 骤c2中得到的信息序列，减少对緩存器的需求。当然也可以使用步骤c2中得到 的信息序列，则不必进行步骤c6与c7的重排列和删除操:作，可以简化处理过程。 实际应用中可根据需要进行选择。
实施例六、 一种数据编码装置，用于执行实施例五数据编码方法，逻辑结 构参考图12,包括
线路编码单元501、纠错编码单元502、头添加单元503和成帧单元504，其 中，除纠错编码单元502外，其余单元与实施例二中的同名单元逻辑功能相同。
纠错编码单元502,包括收集子单元5021、填充子单元5022、编码子单元 5023、删除子单元5024、排序子单元5025、重排子单元5026;收集子单元5021,用于收集N个信息块，输出生成的信息序列；输出的信 息序列长度为N^L1 <k, k为FEC编码所需要的序列的长度；
排序子单元5025,用于将收集子单元5021输出的信息序列中各个信息块的 第一同步头集中排列在设定位置，将排列后的信息序列输出给填充子单元 5022;
填充子单元5022，在排序子单元5025输出的信息序列的设定位置插入k -N x Ll个填充比特，将填充后的信息序列输出给编码子单元5023;
编码子单元5023，用于对输入的信息序列进行FEC(n,k)编码，输出生成的 M个校验块以及用于编码的填充后的信息序列；
重排子单元5026,用于将编码子单元5023输出的信息序列中集中排列的第 一同步头重新排列到相应的信息块中，输出重新排列后的信息序列；
删除子单元5024,用于将重排子单元5026输出的信息序列中的填充比特删除。
本实施例装置中排序子单元与填充子单元的逻辑位置可互换，删除子单元 与重排子单元的逻辑位置可互换。
实施例七、 一种数据译码方法，与实施例五数据编码方法相应，包括步骤 d1-d3、分别与步骤bl b3相同，不再赘述。
d4、将编码序列中各个信息块1B的第一同步头集中排列在设定位置；排 列方式与FEC编码时相同。排列的操作可与步骤d3的填充操作同步进行，也可 在填充操作之前或之后进行。
d5、对填充和排列后的编码序列进行FEC(n, k)译码获得包括N个信息块的 信息序列。
d6、将FEC译码得到的信息序列中集中排列的第一同步头重新排列到相应 的信息块中。重新排列的操作可与步骤d7的删除操作同步进行，也可在删除操 作之前或之后进行。
d7-d9、分别与步骤b5 b7相同，不再赘述。
实施例八、 一种数据译码装置，用于执行实施例七数据译码方法，逻辑结构参考图13,包括
接收单元601、头去除单元602、纠错译码单元603、线路译码单元604,其 中，除纠错译码单元603外，其余单元与实施例四中的同名单元逻辑功能相同。
纠错译码单元603,包括填充子单元6031、译码子单元6032、删除子单元 6033、分离子单元6034、排序子单元6035、重排子单元6036;
排序子单元6035,用于获取包括N个信息块和相应的M个一交验块的编码序 列，将其中各个信息块的第一同步头集中排列在设定位置，将排列后的编码序 列输出给填充子单元4031;
填充子单元6031，用于在输入的编码序列的设定位置插入n-(NxLl +M x L2)个填充比特，N x Ll + M x L2 < n， L2为校验块的长度，n为FEC译码所 需要的序列的长度，将填充后的编码序列输出给译码子单元6032;
译码子单元6032,用于对输入的编码序列进行FEC(n, k)译码，输出包括N 个信息块的信息序列；
删除子单元6033,用于将译码子单元6032输出的信息序列中的填充比特删
除；
重排子单元6036，用于将删除子单元6033删除填充比特后的信息序列中集 中排列的第一同步头重新排列到相应的信息块中，输出重新排列后的信息序列 给分离子单元6034;
分离子单元4034，用于将重排子单元6036输入的信息序列分解成N个信息 块输出。
本实施例装置中排序子单元与填充子单元的逻辑位置可互换，删除子单元 与重排子单元的逻辑位置可互换。
实施例九、 一种数据编码方法，本实施例与实施例一和五的区别在于，本 实施例还为校验块添加同步头。包括步骤
el、对需要传输的输入数据进行线路编码与FEC编码，得到包括信息块和 校验块的编码序列；具体过程与步骤al ~ a5或步骤cl ~ c7相同，不再赘述。
e2、为编码序列中的信息块添加1B的第二同步头，为编码序列中的校验块 添加2B的校—验同步头。这样不管是信息块还是校验块都具有2B的同步头，更加有利于接收端的
数据同步。基于第二同步头为第一同步头取反的运算方式，为便于区别编码块
和校验块，可将校验同步头设置为2B全为0或者全为1。此外，基于提高同步 性能的目的，可按照校验块的排列顺序为各个校验块选择添加全为0或者全为1
的校验同步头。例如，可按照OO、 11、 00、 11.......的顺序添加，也可按照OO、
11、 11、 00.......的顺序添加。
e3、与步骤a7或步骤c9相同，不再赘述。
实施例十、 一种数据编码装置，用于执行实施例九数据编码方法，逻辑结 构参考图14,包括
线^各编码单元701、纠4昔编码单元702、头添加单元703和成帧单元704，其 中，除头添加单元703外，其余单元与实施例二或六中的同名单元逻辑功能相 同。
头添加单元703,用于为纠错编码单元702输出的信息序列中的信息块添加 1B的第二同步头，为纠错编码单元702输出的校验块添加2B的校验同步头。
实施例十一、 一种数据译码方法，与实施例九数据编码方法相应，包括步
骤
fl、接收数据帧，所称数据帧包括初始信息块和相应的校验块的；初始信 息块长度为(L1 + 1)具有2B数据同步头，由1B第一同步头和1B第二同步头组 成；校验块具有2B的校验同步头；根据数据同步头和校验同步头对数据帧进 行同步，提取出初始信息块和校验块。
f2、去除初始信息块1B的第二同步头获得包括1B的第一同步头和信息数块。
f3、使用不带同步头的校验块对信息块进行FEC译码，并在FEC译码后进 行线路译码，最终恢复数据。具体过程与步骤b3 b7或步骤d3 d9相同，不再赘述。
实施例十二、 一种数据译码装置，用于执行实施例十一数据译码方法，逻辑结构参考图15，包括
接收单元801、头去除单元802、纠错译码单元803、线路译码单元804，其 中，除接收单元801和头去除单元802外，其余单元与实施例四或八中的同名单 元逻辑功能相同。
接收单元801，用于接收携带有初始信息块和相应的校验块的数据帧，初 始信息块长度为(L1 + 1)具有2B数据同步头，由1B第一同步头和1B第二同步头 组成；校验块具有2B的校验同步头；根据数据同步头和校验同步头对数据帧 进行同步，输出初始信息块和校验块。
头去除单元802,用于去除初始信息块1B的第二同步头，输出包括1B的第 一同步头和信息数据的信息块；去除校验块2B的校验同步头输出不带同步头 的长度为L2的校验块。
实施例十三、 一种数据编码方法，本实施例与实施例一、五、九的区别在 于，本实施例还为信息数据加扰。包括步骤
gl、对长度为(L1 - l)的输入数据进行线路编码生成长度为Ll信息块，信 息块包括信息数据和1B的第 一 同步头。
g2、对信息块中的信息数据进行加扰。
g3、对加扰后的信息数据进行FEC编码并发送；具体过程与步骤a2 a7或 步骤c2 c9相同，且为编码序列添加同步头的操作可参照步骤e2 e3执行，不 再赘述。
需要注意的是在线路编码后进行加扰只对信息块中的信息数据进行加扰 计算，而不对第一同步头进行加扰计算。
实施例十四、 一种数据编码装置，用于执行实施例十三数据编码方法，其 逻辑结构包括
线路编码单元、加扰单元、纠错编码单元、头添加单元和成帧单元，其中， 除加扰单元外，其余单元与实施例二或六或十中的同名单元逻辑功能相同。
加扰单元，用于对线路编码单元输出的信息块中的信息数据进行加扰，将 加扰后的信息数据输出给纠错编码单元。实施例十五、 一种数据译码方法，与实施例十三数据编码方法相应，包括
步骤 .
hl、接收数据帧并进行FEC译码，输出包含第一同步头和信息数据的信息 块。具体过程与步骤bl b6或步骤dl d8相同，且对数据帧进行同步和去除同 步头的操作可参照步骤fl f2执行，不再赘述。
h2、对信息块中的信息数据进行解扰。所采用的解扰方式与发送端的加扰 方式对应。
h3、对解扰后的信息块进行线路译码恢复数据。
实施例十六、 一种数据译码装置，用于执行实施例十五数据译码方法，逻 辑结构包括
接收单元、头去除单元、纠错译码单元、解扰单元、线路译码单元，其中， 除解扰单元外，其余单元与实施例四或八或十二中的同名单元逻辑功能相同。
解扰单元，用于对纠错译码单元输出的信息块中的信息数据进行解扰，将 解扰后的信息数据输出给线路译码单元。
为更好的理解上述实施例，下面给出两个具体用于10G EPON系统的PCS 数据编译及收发过程的应用例。在EPON系统中，从光线路终端(OLT)发送 数据，由光网络单元(ONU)接收数据，称为下行；反之，从光网络单元(ONU) 发送数据，由光线路终端(OLT)接收数据，称为上行。图16给出了本发明应 用例中数据的变化情况。第一行为N块经过加扰的64B/65B编码块。第二行为 经过FEC编码后得到的帧结构，其中作为数据部分的64B/65B编码块的长度为 65xN,其前部添加有"0"以满足此FEC的数据长度k,校验部分的长度为64 x M。第三行为添加了同步比特后的FEC编码帧，在每个64B校验块前添加了 2 比特的同步头成为66B的校验块，在每个65B数据块前面添力口了 l个比特的控制 信息(当然也可以在每个65B编码块的数据/控制头和64比特数据之间添加该1 比特的控制信息)。图17为本发明应用例中的上行和下行数据在不同子层的流 程图。
应用例一、本应用例中，使用64B/65B线路编码，FEC编码后为信息块添 加1B同步头，为校-险块添加2B同步头。参考图18,发送端流程包括 (1 ) 64B/65B编码过程
EPON系统中，从媒体接入控制层中的调和子层传送的数据信息、控制信 息和时钟信息经过10G媒体无关接口 (XGMII)后进入物理编码子层。每个 XGMII传输帧包含32比特数据TXD〈31: 0>和4比特控制信息TXC〈3: 0>。 64B/65B编码器4艮据其控制信息，将连续的两个XGMII传输帧映射到 一个65比 特的64B/65B编码块中，其中包含64比特的数据信息和l比特的数据/控制头。 利用该l比特的数据/控制头可以区分此编码块装载的64比特数据信息的类型， 为"0"时表示所传送的64比特信息为数据信息；为"1"时表示所传送的64 比特信息包含有控制信息。 (2 )加扰过程
每个64B/65B编码块中的64比特的数据信息D0-D7 (每个8B )进入到一 个自同步的扰码器进行加扰，输出S0 S7 (每个8B)。主(MASTER)扰码器 的表达式为G(x) = 1 + x39 + x58。从(SLAVE )扰码器的表达式为G(x) = 1 + x19 + x58。经过加扰后可以保证所传送的数据的电平有足够的切换，便于在 接收端进行时钟恢复。 (3 ) FEC编码过程
将加扰后的数据与数据/控制头 一起作为FEC编码器的输入数据比特送入 到緩存器中，等緩存器中的数据比特构成一个FEC编码数据帧时再一并送入到 FEC编码器进行编码。
通常缓存器需要收集N个65B的编码块，其中N的具体数值是由选定的FEC 码字(n,k)以及系统的一些特殊的要求(比如系统对经过编码后的65B数据块 和64B校验块两者总的块数有要求，例如要求为5的倍数)来决定的。对于选 定的FEC码字而言，FEC码字中的数据部分最多所包含的65B编码块的块数T 为
,其中L」表示向下取整。
如果选定的N的取值为T,则当k不能被65整除，即k-Nx65-0时，需要在这 N个65B编码块前添加(k- T x 65)个"0",如果选定的N的取值小于T，则需要
T
1 5在N个65B编码块前添加(k-Nx 65)个"0";然后将添加"0"后的N个65B编 码块送入到FEC编码器进行编码。
为了便于进行同步，通常经过FEC编码后FEC码字的4交验比特为64的整倍 数。即n-k能够被64整除，校验块的块数]V^(n-k)/64。下面分别以RS(255, 239)、 RS(255, 231)以ARS(255， 223)为例来说明FEC编码具体的成帧过程。
如果选择的FEC码字为RS(255,239),其码长为n = 255 x 8 = 2040，数据长 度k-239x 8 = 1912，此码字校-验信息的长度为n - k = 128。 T==29。如果N 的取值选为丁 = 29，即需要29个65B编码块进行编码。由于1912 - 29 x 65 = 27， 因此需要在编码块前面添加27比特的"0",然后送入到RS(255, 239)中进行编 码。编码后产生的校验块的块数M- 128/64 = 2。如果N的取值选为28,即需要 28个65B编码块进行编码，则需要在编码块前面添加27 + 65 = 92个"0"。经过 RS(255， 239)编码后，得到28个65B数据块和2个64B校-险块共计30个块。
如果选定的FEC码字为RS(255，231)，其码长n为2040，数据长度k为1848， T = 28。如果N也选择28,则需要在编码块的前面添加28个"0",其校验块的 块数M为3。如果N的取值为27,则需要添加"0"的个凄t为93。经过编码后， 得到27个65B数据块和3个64B校验块，共计30个块。
如果选定的FEC码字为RS(255,223)，其码长n为2040，数据长度k为1784, T = 27。如果N也选择27,则需要在编码块的前面添加29个"0"，其校验块的 块数M为4。如果N的取值为26，则需要添加"0"的个数为94。经过编码后， 得到26个65B数据块和4个64B校验块，共计30个块。 (4)删除"0" /添加同步比特
由于在进行FEC编码前为了达到FEC凄t据长度k而添加的"0"比特是不携 带任何信息的，不需要在信道中进行传输。因此经过FEC编码后需要将所添加 的"0"比特进行删除。
为了在接收端能够更好的对编码块和FEC码字进行同步，对FEC编码后的 码字添加同步比特。对于65B编码块，在其前面添加l比特，此比特为65B编码 块数据/控制头的取反。添加的比特和数据控制头一起组成数据同步头。对于 64B校验块，在其前面添加2比特的校验同步头，校验同步头可以为"00"或 者"11"。
24如果FEC码字选择为RS(255,239),则其校验块的块数M为2，那么校验块 同步头可以添加为"00"、 "11"。即第l个校验块的同步头为."00",第二个校 验块的同步头为"11"。也可以添加为"11"、 "00"。
如果FEC码字选择为RS(255,223),则其校验块的块数M为4，那么校验块 同步头有多达24= 16种添加方法。不同的添加方法对系统同步的性能是有影响 的。其中4个校验块的校验同步头依次添加为"00"、 "11"、 "11"、 "00"或者 "11"、 "00"、 "00"、 "11"可以实现很好的同步效果。 (5 )成帧和发送
删除"0"和添加同步比特后的帧构成传送帧。由于物理编码子层数据宽 度为66比特，而PMA层数据宽度为16比特，为了使得速率匹配，需要将传送 帧送入到GearBox单元，变成PMA可以接收的数据方式。
参考图19,接收端流程包括
(1) FEC帧同步
在接收端，从光纤接收的数据传送到PMD、 PMA后进入到物理编码子层。 在物理编码子层先对接收的数据进行帧同步。
由于一个接收帧中包含N个66B数据块和M个66B4交-验块，而且每个数据块 和校验块中有2比特的同步头，利用这些信息可以对从PMA传送的数据进行帧 同步。完成帧同步后，便可以知道接收帧的开始和结束，即可以得到完整的FEC 帧便于进行译码。
(2) 添加"0" /去除同步比特
完成帧同步后，在接收帧中将66B校验块的2比特的同步头去除，成为64B 的校验比特。同时将66B数据块中的第1个同步头去除，成为65B的数据块。
同时为了进行FEC译码的需要，在数据块前面添加"0"比特，添加的数 目和发送端一致。比如对于RS(255， 239)需要添加27个"0",对于RS(255, 223) 需要添加29个"0"。 (3 ) FEC译码
将经过添加"0" /去除同步比特操作的接收帧送入到FEC译码器进行译码， 在译码得到的序列中删除之前添加的"o"，从而得到N个65B编码块。 (4 )解扰对N个65B编码块进行分离，然后对每个65B编码块进行处理。首先对65B 编码块中的64比特数据进行解扰。解扰过程和加扰过程完全一致。 (5 ) 64B/65B译码
将解扰后的65B编码块根据64B/65B编码规则进行映射，恢复为2个XGMI1 帧。然后传送到上层进行相关处理。
应用例二、本应用例与应用例一的主要区别在于，在进行FEC编码之前将 线路编码得到的数据/控制头集中在一起。
在经过64B/65B编码的编码块中，位于第l个比特的数据/控制头是十分重 要的，它决定着物理层编码子层的64比特数据和XGMII接口的映射关系。如果 此比特发生错误的话，就可能导致映射错误，从而导致传递到上层的数据发生 错误。本应用例采用在一个FEC帧中将收集的N个65B编码块的数据/控制头放 置在一起进行保护的方法。能够提高数据/控制头的抗干扰能力，也便于工业 上的实现。图20给出了本应用例的FEC帧结构，其数据部分包含添加的"0" 比特信息、集中排列的N个65B编码块的数据/控制头以^^N个65B编码块装载的 64比特信息；其校验部分包含M个64比特的校验块。
在采用RS码进行FEC编码时，由于RS是基于符号的多元编码，对于RS(255, 239)、 RS(255,231)和RS(255，223)而言，是将每8比特映射为1个符号，然后再 进行编码。而在译码时也是以符号为单位，也就是说如果某个符号能够在译码 时正确译出，那么这个符号对应的所有8个比特都可以正确i,出。因此将所有 的数据/控制头放在一起能够得到有效的保护。
参考图21。对于RS(255，239)对应的FEC帧而言，如果选择N的取值为29， 将其29个数据/控制头放置在一起，然后前面添加27个"0"。由于RS(255,239) 是将8比特映射为一个符号，因此在进行FEC成帧时可以进行如图21上半部分 所示的映射。将添加的27个"0"中的前24个映射为3个符号，然后将后3个"0" 和29个数据/控制头中的前5个映射为1个符号，然后将后24个数据/控制头映射 为3个符号。如果选择N的取值为28， 28数据/控制头放置在一起，然后在前面 添加92个"0"。其FEC成帧的映射方式如图21下半部分所示，将添加的92个"0" 中的前88个映射为11个符号，然后将后4个"0"和28个数据/控制头中的前4个 映射为1个符号，然后将后24个数据/控制头映射为3个符号。参考图22。对于RS(255，231)对应的FEC帧而言，如果选择N的取值为28, 将其28个数据/控制头放置在一起，然后在前面添加28个"0"。 FEC成帧可以进 行如图22上半部分所示的映射，将添加的28个"0"中的前24个映射为3个符号， 然后将后4个"0"和28个数据/控制头中的前4个映射为l个符号，然后将后24 个数据/控制头映射为3个符号。如果选择N的取值为27,数据/控制头放置在一 起，然后在前面添加93个"0"。其FEC成帧的映射方式如图22下半部分所示， 将添加的93个"0"中的前88个映射为11个符号，然后将后5个"0"和27个数 据/控制头中的前3个映射为l个符号，然后将后24个数据/控制头映射为3个符 号。
参考图23。对于RS(255,223)对应的FEC帧而言，如果选择N的取值为27， 将其27个数据/控制头放置在一起，然后在前面添加29个"0"。 FEC成帧可以进 行如图23上半部分所示的映射，将添加的29个"0"中的前24个映射为3个符号， 然后将后5个"0"和27个数据/控制头中的前3个映射为l个符号，然后将后24 个数据/控制头映射为3个符号。如果选择N的取值为26，数据/控制头放置在一 起，然后前面添加94个"0"。其FEC成帧的映射方式如图23下半部分所示，将 添加的94个"0"中的前88个映射为11个符号，然后将后6个"0"和26个数据/ 控制头中的前2个映射为1个符号，然后将后24个数据/控制头映射为3个符号。
本应用例的发送和接收端流程分别参见图24和图25,具体执行过程与应用 例一基本一致，只是增加了编译码前后的排列和重排操作，在此不再赘述。
或部分步骤是可以通过程序来指令相关的硬件完成，该程序可以存储于一计算 机可读存储介质中，存储介质可以包括ROM、 RAM、 -兹盘或光盘等。
以上对本发明实施例所提供的数据编码方法以及相应的数据译码方法、数 据编码装置、数据译码装置进行了详细介绍,本文中应用了具体个例对本发明 的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的 方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想， 在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应 理解为对本发明的限制。
权利要求
1、一种数据编码方法，其特征在于，包括对输入数据进行线路编码生成信息块，所述信息块包括信息数据和第一同步头；对所述信息块进行前向纠错编码生成校验块；为所述信息块添加第二同步头；生成发送数据帧，所述发送数据帧包括添加了第二同步头的信息块和相应的校验块。
2、 根据权利要求l所述的数据编码方法，其特征在于，所述对信息块进行 前向纠错编码的步骤包括收集N个信息块生成信息序列；将所述信息序列中各个信息块的第 一 同步头集中排列在设定位置； 对所述信息序列进行前向纠错编码生成M个校验块。
3、 根据权利要求2所述的数据编码方法，其特征在于，所述前向纠错编码 的输出结果为包括所述信息序列和M个校验块的编码序列，在进行所述前向纠 错编码后，还包括以下步骤将所述编码序列的信息序列中集中排列的第一同步头重新排列到相应的 信息块中；所述为信息块添加第二同步头，是为所述重新排列后的编码序列中的各个 信息块分别添加第二同步头。
4、 根据权利要求1 3任意一项所述的数据编码方法，其特征在于，在所 述生成发送数据帧的步骤之前还包括以下步骤为所述校验块添加4t验同步头；所述发送数据帧中包括的校验块为所述添加了校验同步头的校验块。
5、 根据权利要求4所述的数据编码方法，其特征在于，所述前向纠错编码 为RS(255, 239)编码；或者为RS(255， 231)编码；或者为RS(255, 223)编码，且，所述为4交验块添加4L险同步头的步骤具体 为按照"00"、 "11"、 "11"、 "00"或者"11"、 "00"、 "00"、 "11"的顺序为 RS(255, 223)编码生成的4个校验块各添力口2比特的校验同步头。
6、 根据权利要求l-5任意一项所述的数据编码方法，其特征在于，所述 为信息块添加的第二同步头具体采用如下方式获得对所述信息块的第 一 同步头进行设定运算得到该信息块的第二同步头。
7、 根据权利要求6所述的数据编码方法，其特征在于所述设定运算为按 位取反。
8、 根据权利要求1 5任意一项所述的数据编码方法，其特征在于所述 线^各编码为64B/65B编码，或者为32B/33B编码。
9、 一种数据译码方法，其特征在于，包括接收数据帧，所述数据帧包括初始信息块和相应的校验块，所述初始信息 块具有由第一和第二同步头组成的数据同步头，根据所述数据同步头对接收的 数据帧进行同步，提取出所述初始信息块和校验块；去除所述初始信息块的第二同步头获得包括第一同步头和信息数据的信使用所述校验块对所述信息块的第一同步头和信息数据进行前向纠错译码；对前向纠错译码后的信息块进行线路译码。
10、 根据权利要求9所述的数据译码方法，其特征在于，所述使用校验块对信息块进行前向纠错译码的步骤包括获取包括N个信息块和相应的M个校验块的编码序列，将所述编码序列中 各个信息块的第 一 同步头集中排列在设定位置；对所述编码序列进行前向纠错译码获得包括N个信息块的信息序列；将信息序列中集中排列的第 一 同步头重新排列到相应的信息块中；将所述重新排列后的信息序列分解成N个信息块。
11、 根据权利要求9或10所述的数据译码方法，其特征在于所述数据帧 携带的校验块还具有校验同步头；在对数据帧进行同步时，是根据所述数据同 步头和校验同步头对数据帧进行同步；在使用校验块对信息块进行前向纠错译 码前，去除校验块的校验同步头。
12、 一种数据编码装置，其特征在于，包括线路编码单元，用于对输入数据进行线路编码，输出生成的信息块，所述信息块包括信息数据和第 一 同步头； .纠错编码单元，用于对所述信息块进行前向纠错编码，输出生成的校验块； 头添加单元，用于为所述信息块添加第二同步头；成帧单元，用于生成发送数据帧，所述发送数据帧包括添加了第二同步头 的信息块和相应的4L险块。
13、 根据权利要求12所述的数据编码装置，其特征在于，所述纠错编码单 元包括收集子单元，用于收集N个信息块，输出生成的信息序列；排序子单元，用于将所述收集子单元输出的信息序列中各个信息块的第一同步头集中排列在设定位置，将排列后的信息序列输出给所述编码子单元； 编码子单元，用于对输入的信息序列进行前向纠一睹编码，输出生成的M个校验块。
14、 4艮据权利要求13所述的数据编码装置，其特征在于， 所述编码子单元还用于，将输入的信息序列和M个校验块一起作为编码序列输出；所述纠错编码单元还包括重排子单元，用于将所述编码子单元输出的信 息序列中集中排列的第 一 同步头重新排列到相应的信息块中，输出重新排列后 的信息序列；所述头添加单元是为所述纠错编码单元输出的信息序列中的各个信息块 分别添加第二同步头。
15、 根据权利要求12 14任意一项所述的数据编码装置，其特征在于所 述头添加单元还用于，为所述校验块添加校验同步头；所述成帧单元生成的发 送数据帧中包括的校验块为所述添加了校验同步头的校验块。
16、 一种数据译码装置，其特征在于，包括接收单元，用于接收数据帧，所述数据帧包括初始信息块和相应的校验块， 所述初始信息块具有由第一和第二同步头组成的数据同步头；才艮据所述数据同 步头对数据帧进行同步，输出所述初始信息块和校验块；头去除单元，用于去除所述初始信息块的第二同步头，输出包括第一同步头和信息数据的信息块； .纠错译码单元，用于使用所述校验块对所述信息块的第一同步头和信息数据进行前向纠错译码，输出前向纠错译码后的信息块；线路译码单元，用于对前向纠错译码后的信息块进行线路译码，输出恢复 后的数据。
17、 根据权利要求28所述的数据译码装置，其特征在于，所述纠错译码单 元包括排序子单元，用于获取包括N个信息块和相应的M个校验块的编码序列， 将所述编码序列中各个信息块的第 一同步头集中排列在设定位置，输出排列后 的编码序列；译码子单元，用于输入编码序列，进行前向纠错译码，输出包括N个信息 块的信息序列；重排子单元，用于将所述译码子单元输出的信息序列中集中排列的第一同 步头重新排列到相应的信息块中，输出重新排列后的信息序列；分离子单元，用于将所述重排子单元输出的信息序列分解成N个信息块输出。
18、 根据权利要求16或17所述的数据译码装置，其特征在于，所述接收单 元接收的数据帧携带的校验块还具有校验同步头；所述接收单元在对数据帧进 行同步时，是根据所述数据同步头和校验同步头对数据帧进行同步；所述头去除单元还用于，去除所述接收单元输出的校验块的校验同步头。
全文摘要
本发明实施方式公开了一种数据编码方法，在经过线路编码和FEC编码后的数据上添加额外的同步头后再成帧发送。本发明实施方式还提供相应的数据译码方法以及数据编码装置、数据译码装置。本发明实施方式由于增加了用于同步的冗余信息，因此在线路编码选择冗余度较小的算法的情况下，也能够有效保证传输系统的同步性能，并且额外添加的同步头不参与FEC编码计算，确保FEC的编码增益不受影响。
文档编号H03M13/03GK101436917SQ20071018670
公开日2009年5月20日 申请日期2007年11月12日 优先权日2007年11月12日
发明者封东宁, 梁伟光, 耿东玉 申请人:华为技术有限公司