专利名称：一种死区时间调制电路及音频功率放大器的制作方法
技术领域：
本实用新型属于音频功放领域，尤其涉及一种死区时间调制电路及音频功 率放大器。
背景技术：
D类音频功放是一种生成脉冲序列并通过脉冲序列驱动负载的放大器，其 脉冲序列的脉冲宽度根据输入信号进行调制。D类音频功放的功率器件始终工 作在开关状态，理论上其效率可达100%。图1示出了 D类音频功放的结构原 理，包括前置放大器11,脉宽调制(Pulse Width Modulation, PWM)产生器 12,死区时间调制电3各13， H桥功率级14以及〗氐通滤波器15;输入的音频信 号经过前置放大器11调整后，由PWM产生器12对该音频信号进行脉宽调制， 再由死区时间调制电路13根据已设定的死区时间进一步将该音频信号调制为 两路反向且具有死区时间的输出信号，驱动H桥功率级14中的MOS管，H桥 功率级14的输出信号经过低通滤波器15过滤高频PWM载波以分离出音频信
死区时间会严重影响D类音频功放的保真度，时长仅为几十纳秒的死区时 间可使总谐波失真发生1%以上的波动；由于器件存在工艺偏差，使得放大器 的死区时间同样具有偏差，而死区时间的偏差对批量生产的放大器而言影响很 大， 一旦死区时间过小，MOSFET功率管会同时导通，即发生"直通"现象， 产生很大的直通电流，导致器件损坏。因此，在D类音频功放的电路中，要求 对死区时间做到预先设定的数值，防止MOSFET功率管"直通"的同时，尽量 减少由死区时间引入的失真。
现有技术采用RC电路来实现死区时间的设置，具体的死区时间调制电路结构如图2所示，结合图3所示的调制波形，详述如下
在PWM信号上升沿，由于电容C的放电需要一个过程，而FWM输出端 经过两个非门和一个緩沖器的短暂延迟就可以反应过来，这使得PWM输出端 的反应较PWM输出端慢，其时间差即为死区时间tl;在PWM信号下降沿， PWM信号只经过一个緩冲器和一个与门的延迟就可到达PWM输出端，但是要
经过三个非门和一个緩冲器的延迟才会到达FWM输出端，这使得FWM输出
端的反应要比PWM输出端慢，其时间差即为死区时间t2。
从上述两个死区时间的形成可知，死区时间tl是由于电容的延迟形成的，
而死区时间t2是由于逻辑门的延迟形成的；由于电容C在工艺上存在偏差，使 得批量生产时各个放大器的死区时间tl也会有偏差；逻辑门的延迟时间不能做 到精确的预知，况且逻辑门的个数与逻辑门所确定的延迟时间4艮难做到准确的 对应，因此死区时间t2与预定的死区时间同样会存在严重的偏差；同时，死区 时间tl和t2也很难做到很好的一致性。
实用新型内容
本实用新型的目的在于提供一种死区时间调制电路，旨在解决现有技术采 用RC电路设置死区时间导致死区时间不精确的问题。
本实用新型是这样实现的， 一种死区时间调制电路，所述死区时间调制电 路包括
两个二输入与门， 一个非门， 一个二输入或非门， 一个二输入同或门以及 两个数字延迟模块；
输入的信号分四路，第一路输入信号输入至第一与门的第一输入端； 第二路输入信号输入至非门的输入端，所述非门的输出分三路，第一路输 出连接第二与门的第一输入端，第二路输出连接所述或非门的第一输入端，第 三路输出通过第一数字延迟模块连接至所述或非门的第二输入端；所述或非门 的输出端连接所述第一与门的第二输入端；将所述第一与门的第一输入端的信
号与第二输入端的信号进行逻辑与运算，输出第一调制信号； 第三路输入信号输入至所述同或门的第 一输入端；
第四路输入信号通过第二数字延迟模块连接至所述同或门的第二输入端， 所述同或门的输出端连接所述第二与门的第二输入端；将所述第二与门的第一 输入端的信号与第二输入端的信号进行逻辑与运算，输出第二调制信号。
本实用新型的另一目的在于提供一种音频功率放大器，包括依次连接的前 置放大器、脉宽调制产生器、死区时间调制电路以及H桥功率级，所述死区时 间调制电路包括
两个二输入与门， 一个非门， 一个二输入或非门， 一个二输入同或门以及
两个数字延迟模块；
输入的信号分四路，第一路输入信号输入至第一与门的第一输入端； 第二路输入信号输入至非门的输入端，所述非门的输出分三路，第一路输 出连接第二与门的第一输入端，第二路输出连接所述或非门的第一输入端，第 三路输出通过第一数字延迟模块连接至所述或非门的第二输入端；所述或非门 的输出端连接所述第一与门的第二输入端；将所述第一与门的第一输入端的信 号与第二输入端的信号进行逻辑与运算，输出第一调制信号；
第三路输入信号输入至所述同或门的第 一输入端；
第四路输入信号通过第二数字延迟模块连接至所述同或门的第二输入端， 所述同或门的输出端连接所述第二与门的第二输入端；将所述第二与门的第一 输入端的信号与第二输入端的信号进行逻辑与运算，输出第二调制信号。
本实用新型提供的死区时间调制电路采用数字延迟模块，配以优化的逻辑 电路来实现死区时间的设置，精确的控制死区时间，减少失真。
图l是现有技术4是供的音频功率;^丈大器的原理框图； 图2是现有技术提供的死区时间调制电路的电路图3是现有技术提供的死区时间调制电路对应的调制波形图； 图4是本实用新型实施例提供的死区时间调制电路的电路具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图 及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体 实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型实施例釆用数字延迟模块，配以优化的逻辑电路来实现死区时 间的设置，使得死区时间精确，减少失真。
器中，图4为死区时间调制电路的电路图，为了便于说明，仅示出了与本实用 新型相关的部分。
死区时间调制电路包括两个二输入与门41和42， 一个非门43, —个二 输入或非门44， 一个二输入同或门45以及两个数字延迟才莫块46和47。
PWM信号输入端的输入信号分四路，第一路输入信号输入至与门41的第 一输入端；第二路输入信号输入至非门43的输入端，非门43的输出分三路， 第 一路输出连接与门42的第 一输入端，第二路输出连接或非门44的第 一输入 端，第三路输出通过教字延迟模块46连接至或非门44的第二输入端；或非门 44的输出端连接与门41的第二输入端；与门41对其第一输入端的信号与第二 输入端的信号进行逻辑与运算，其PWM输出端根据逻辑与运算的结果输出调 制信号PWM;第三路输入信号输入至同或门45的第一输入端；第四路输入信 号通过数字延迟模块47连接至同或门45的第二输入端，同或门45的输出端连 接与门42的第二输入端；与门42对其第一输入端的信号与其第二输入端的信 号进行逻辑与运算，其FWM输出端根据逻辑与运算的结果输出调制信号
FWM。
作为本实用新型的一个实施例，数字延迟模块46和47均包括系统时钟 以及延迟单元；其中延迟单元根据系统时钟周期和所要实现的死区时间设定延 迟时钟数，在延迟单元中确定延迟时钟周期个数；对输入信号按照既定的延迟 时间进行延迟传输。数字延迟模块46和47在系统工作过程中一直处于工作状 态。
以下结合图5所示的死区时间调制电路对应的调制波形详述本实用新型实 施例提供的死区时间调制电^^的工作原理
当PWM信号输入端输入的PWM信号翻转为低电平时，与门41的PWM 输出端立刻反应，且跟随PWM信号输入端的变化翻转为低电平，而与门42的 FWM输出端则要经过数字延迟模块47的延迟才能翻转为高电平，这样就形成 了 PWM信号在下降沿时刻的死区时间tl2;当PWM信号输入端输入的PWM 信号翻转为高电平时，与门42的PWM输出端立即反应，且跟随PWM信号输 入端的变化翻转为低电平，而与门41的PWM输出端则要经过与上述情况相同 的死区时间才翻转为高电平，这样就形成了 PWM信号在上升沿时刻的死区时 间tll。
本实用新型实施例通过将数字延迟模块46中的延迟时钟周期个数与数字 延迟模块47中的延迟时钟周期个数设置为相等，从而使得死区时间tll和t12 做到一致。在PWM信号上升沿和下降沿时刻，与门41的PWM输出端和与门 42的FWM输出端都会存在一段同时为低电平的死区时间tll、 tl2;这样就可 以保证MOSFET功率管在切换的过程中不会发生"直通，，现象，易于做到死区 时间tll和tl2的准确性和一致性，同时最大限度的降低了由死区时间引入的失 真。
本实用新型实施例提供的死区时间调制电路采用数字延迟模块，配以优化 的逻辑电路来实现死区时间的设置，精确的控制死区时间，减少失真。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型， 凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应
包含在本实用新型的保护范围之内。
权利要求1、一种死区时间调制电路，其特征在于，所述死区时间调制电路包括两个二输入与门，一个非门，一个二输入或非门，一个二输入同或门以及两个数字延迟模块；输入的信号分四路，第一路输入信号输入至第一与门的第一输入端；第二路输入信号输入至非门的输入端，所述非门的输出分三路，第一路输出连接第二与门的第一输入端，第二路输出连接所述或非门的第一输入端，第三路输出通过第一数字延迟模块连接至所述或非门的第二输入端；所述或非门的输出端连接所述第一与门的第二输入端；将所述第一与门的第一输入端的信号与第二输入端的信号进行逻辑与运算，输出第一调制信号；第三路输入信号输入至所述同或门的第一输入端；第四路输入信号通过第二数字延迟模块连接至所述同或门的第二输入端，所述同或门的输出端连接所述第二与门的第二输入端；将所述第二与门的第一输入端的信号与第二输入端的信号进行逻辑与运算，输出第二调制信号。
2、 如权利要求1所述的死区时间调制电路，其特征在于，所述数字延迟模 块包括系统时4中；以及根据所述系统时钟和死区时间设置延迟时间的延迟单元。
3、 一种音频功率放大器，包括依次连接的前置放大器、脉宽调制产生器、 死区时间调制电路以及H桥功率级，其特征在于，所述死区时间调制电路包括两个二输入与门， 一个非门， 一个二输入或非门， 一个二输入同或门以及 两个数字延迟模块；输入的信号分四路，第一路输入信号输入至第一与门的第一输入端； 第二路输入信号输入至非门的输入端，所述非门的输出分三路，第一路输出连接第二与门的第一输入端，第二路输出连接所述或非门的第一输入端，第 三路输出通过第一tt字延迟模块连接至所述或非门的第二输入端；所述或非门 的输出端连接所述第 一与门的第二输入端；将所述第 一与门的第 一输入端的信 号与第二输入端的信号进行逻辑与运算，输出第 一调制信号；第三路输入信号输入至所述同或门的第 一输入端；第四路输入信号通过第二数字延迟模块连接至所述同或门的第二输入端， 所述同或门的输出端连接所述第二与门的第二输入端；将所述第二与门的第一 输入端的信号与第二输入端的信号进行逻辑与运算，输出第二调制信号。
4、如权利要求3所述的音频功率放大器，其特征在于，所述数字延迟模块 包括系统时4中；以及根据所述系统时钟和死区时间设置延迟时间的延迟单元。
专利摘要本实用新型适用于音频功放领域，提供了一种死区时间调制电路及音频功率放大器，所述死区时间调制电路包括两个二输入与门，一个非门，一个二输入或非门，一个二输入同或门以及两个数字延迟模块。本实用新型提供的死区时间调制电路采用数字延迟模块，配以优化的逻辑电路来实现死区时间的设置，精确的控制死区时间，减少失真。
文档编号H03F3/217GK201207634SQ200820094360
公开日2009年3月11日 申请日期2008年5月30日 优先权日2008年5月30日
发明者卫 冯, 张礼振, 徐坤平, 海 李, 云 杨 申请人:比亚迪股份有限公司