专利名称：有限脉冲响应滤波器及其实施方法
技术领域：
本发明涉及一种有限脉冲响应滤波器，特别是涉及一种具有对称系数组 的有限脉冲响应滤波器。
背景技术：
有限脉冲响应(Finite Impulse Response, FIR)滤波器是在数字信号处理 (Digital Signal Processing, DSP )应用中常见的一种tt字滤波器。有限脉沖 响应滤波器可以被设计成高通滤波器、低通滤波器或是带通滤波器等种类。 此外，在有限脉沖响应滤波器内无反馈路径存在，因此其脉沖响应为无限。 一般而言，有限脉沖响应滤波器的滤波处理是藉由将一系列的系数与输入信 号中所对应的取样数据进行相乘，然后再将相乘的结果进行累加。再者，使 用者可根据所设计的滤波器种类而决定有限脉冲响应的系数值，并可根据所 设计的滤波器的性能而决定有限脉冲响应滤波器的阶数。
图1示出了传统有限脉冲响应滤波器100。有限脉冲响应滤波器100包 4舌静态随才几存取存4诸器(static random access memory, SRAM) 110、乘法器 120以及累加器130。输入信号x[n]与输出信号y[n]之间的关系式可由下列 方程式(1 )所表示
= a。:r[w] + a!x[w-l] + a2:x:[w-2] + —haMx[w-(A-1)] ( 1 )
其中ai为滤波器的系数(0〇i<k)而k为滤波器的阶数。如图1所示，经由 频率f;所取样的输入信号x[n]储存在SRAM 110内。才艮据频率fc，乘法器120 将储存在SRAM 110内的数据与对应的系数进行相乘，其中频率fc为SRAM 110的操作频率，而频率fe除以频率fs大于或等于k (即fe/f; ^ k)。举例来 说，当有限脉冲响应滤波器100为4阶滤波器时，乘法器120会使用频率fc 的4个周期来计算a。xx["]、 qxx["-l]、 a2x;c[" —2]以及axx[" —3]，并才艮据上 述计算值而得到4个相乘的结果。接着，累加器130会接收并累加上述相乘 结果以得到输出信号y[n]。对输出信号y[n]而言，方程式(1 )中的相乘计算
5以及累加计算需要在频率fs的一个周期内完成，其中频率fs为有限脉冲响应
滤波器ioo的:f又样频率。
发明内容
本发明提供一种N阶有限脉冲响应滤波器，具有一对称系数组，包括 一第一存储器以及一第二存储器； 一输入装置，用以根据一取样频率接收一 连串的输入数据，并将上述已接收数据交替地储存至上述第 一存储器以及上 述第二存储器； 一第一计算装置，用以根据一操作频率从上述第一存储器以 及上述第二存储器读取上述已接收数据中的N个连续数据并产生多个第一计 算值，其中每一上述已读取数据对应于上述对称系数组的一系数，并上述第 一计算值藉由将对应于相同系数的已读取数据进行相加而产生； 一第二计算 装置，用以将上述第一计算值与对应的系数进行相乘以产生多个第二计算值； 以及， 一第三计算装置，用以累加上述第二计算值以产生一输出信号。
再者，本发明提供一种有限脉冲响应滤波器的实施方法，适用于具有一 对称系数组的一N阶有限脉沖响应滤波器。上述实施方法包括根据一取样 频率，接收一连串的输入数据；交替地储存上述已接收数据至一第一存储器 以及一第二存储器；根据一操作频率，从上述第一存储器以及上述第二存储 器读取上述已接收数据中的N个连续数据，其中每一上述已读取数据对应于 上述对称系数组的一系数；将对应于相同系数的已读取数据分别进行相加， 以产生多个第一计算值；将上述第一计算值分别与对应的系数进行相乘，以 产生多个第二计算值；以及，累加上述第二计算值以产生一输出信号。
图1示出了传统有限脉冲响应滤波器；
图2示出了根据本发明一实施例所述的N阶有限脉冲响应滤波器； 图3A及图3B示出了当N为偶数时存储器RAM0与存储器RAMI的储 存才几制；
图4A及图4B示出了当N为奇数时存储器RAM0与存储器RAMI的储 存才几制；以及
图5示出了根据本发明一实施例所述的N阶有限脉沖响应滤波器的实施 方法。主要元件符号说明
100、 200 ~有限脉冲响应滤波器；
110、 220、 225 ~存储器；
120 ~乘法器；
130 ~累加器；
210~输入装置；
230、 240、 250 ~计算装置；
260 ~寄存器单元；
a广系数；
fc 操作频率；
f; 取样频率；
M0-ML、 S。-SL 计算值； S502-S512-步骤； x[n] 输入信号；以及 y[n] 输出信号。
具体实施例方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举 出优选实施例，并配合所附图式，作详细"i兌明如下 实施例
图2示出了根据本发明一实施例所述的N阶有限脉冲响应滤波器200， 其具有对称的系数组。有限脉沖响应滤波器200包括输入装置210、存储器 220 (即RAMO )、存储器225 (即RAMI )以及三个计算装置230、 240以及 250。输入信号x[n]与输出信号y[n]之间的关系式可由下列方程式(2)所表 示
■y[M〗="oxIXI+"ix["-i] + —haw-2x[M — (w—2)] + ^v-i*_(w — i)〗 (2 )
其中ai为滤波器的系数(i为整数且0^i〈N)而N为滤波器的阶数。在方程 式(2)中，由于有限脉冲响应滤波器200为具有对称系数的对称滤波器，所 以可得到a「aN-w。因此，输入信号x[n]与输出信号y[n]之间的关系式可改写成下列方程式(3):
■y["] = aox["] + aix["_ I]"1— + q x[" - (TV _ 2)] + a0 x[w - (TV _ l)] ( 3 )
在图2中，输入装置210依序接收由取样频率fs所取样的一连串的输入 数据x,并将所接收的数据交替地储存至存储器220及存储器250,其中存储 器220以及存储器250为具有操作频率fc的相同型态的存储器。根据操作频
(即x[n], x[n画l]， ...x[n-(N-l)])，其中每一读取数据对应于方程式(3 )的一个
系数。例如，数据x[n]对应于系数a0 、数据x[n-1 ]对应于系数a!，而数据x[n-(N-1)]
对应于系数a。。接着，计算装置230可分别将对应于相同系数的读取数据进
行加总，以便产生多个计算值So-SL,其如下列方程式所表示 s0 =x["] + 4w — (iv —1)]
S =x[" — l] + x["_ (W_2)]
在此实施例中，N为偶数，则&=4"-(*-l)] + x["-*]，其中L为(脊-1)。在
另一实施例中，N为奇数，则&=4"-(^^-+ (^^ + 1)]，其中L为
(^!-i)。此外，当N为奇数时，有限脉冲响应滤波器200还包括寄存器单
元260用以储存数据4 -^1]，其为N个连续接收数据中的中间数据。具体
2
而言，当N为奇数时，中间数据是N个连续接收数据中的第^i个数据并且
2
对应于非对称系数。接着，计算装置240将计算值So-Si^分别与对应的系数 ao-at进行相乘，以便产生多个计算值Mo-ML,其如下列方程式所表示
M = "i x S M丄=a丄x S￡
最后，计算装置250将计算值IvVML进行累加以产生对应于输入信号x[n]的 输出信号y[n]。在此实施例中，操作频率fc除以取样频率f;所得到的比例值 大于或等于N。
图3A及图3B示出了当N为偶数时存储器RAMO与存储器RAMI的储 存机制。如先前所描述，输入装置210可将连续接收的数据交替地写入至存 储器RAMO与存储器RAMI内。图3A示出了在时间^时存储器RAMO与存 储器RAMI所接收的数据的储存状态，其中虚线30示出了存储器RAMO与存储器RAMI的储存顺序。如图3A所示，对应于时间t,的数据x[n]储存在
存储器RAM0内地址为2的位置，其中数据x[n]为输入装置210在时间t!时
所接收的当前输入数据。数据x[n-l]储存在存储器RAMl内地址为1的位置，
其是在数据x[n]之前所接收的前一数据，而数据x[n-2]储存在存储器RAMO
内地址为1的位置，其是在数据x[n-l]之前所接收的前一数据。图3B示出在
时间12时存储器RAMO与存储器RAMI所接收的数据的储存状态，其中时间
t2是在时间"之后经过取样频率&的3个周期的时间点。如图3B所示，对应
于时间t2的数据x[n]储存在存储器RAMI内地址为3的位置，其中数据x[n]
为输入装置210在时间t2时所接收的当前输入数据。此时，对应于时间t,的
数据x[n](即先前储存在存储器RAMO内地址为2的数据)将变成对应于时
间t2的^:4居x[n-3]。
参考图3A及图3B,对应于相同系数的已接收数据储存在不同的存储器
内。例如，在图3B中，对应于同一系数ao的数据x[n]以及数据x[n-(N-l)]分
别储存在存储器RAMI以及存储器RAMO，而对应于同 一系数ai的数据x[n-l]
以及数据x[n-(N-2)]分别储存在存储器RAMO以及存储器RAM1。在此实施
例中，存储器RAMO以及存储器RAMI的存储器大小为L,即可储存L个取
样数据。因此，在输入装置210接收数据x[n]并储存至存储器RAM0或存储
器RAMI之后，计算装置230可从存储器RAMO以及存储器RAMI读取全
部的接收数据以产生计算值So-SL。在一实施例中，存储器RAMO以及存储器
RAM1的大小可大于L。因此，计算装置230可只从存储器RAMO以及存储
器RAMI读取N个连续接收的数据以分别产生计算值So-Sl，其中对应于相
同系数的读取数据分别从存储器RAMO以及存储器RAMI所读取。换言之，
计算装置230在操作频率fe的丕个周期内从存储器RAMO读取N个连续接收
2
数据中的！个数据，并从存储器RAMI读取N个连续接收数据中的另外A个 2 2
数据。因此，毋须复杂的电路，本发明所提供的有限脉沖响应滤波器即可加
快数字信号处理的运算速度。
图4A及图4B示出了当N为奇数时存储器RAMO与存储器RAMI的储
存机制。图4A示出了在时间t3时存储器RAMO与存储器RAMI所接收的数
据的储存状态，其中虚线40示出了存储器RAMO与存储器RAMI的储存顺
序。如图4A所示，对应于时间t3的数据x[npf诸存在存储器RAMO内地址为2
9的位置，其中数据x[n]为输入装置210在时间t3时所接收的当前输入数据。 如先前所描述，对应于相同系数的已接收数据储存在不同的存储器内。例如， 在图4A中，对应于同一系数ao的数据x[n]以及数据x[n-(N-l)]分别储存在存 储器RAM0以及存储器RAMI 。此外，对应于同 一系数aL的数据x[n-(^+1)]
以及数据x[n-(^^-l)]分别储存在存储器RAMO以及存储器RAM1内地址为
13的位置，其中L等于(^-l)。再者，数据x["-Y](即中间数据)储存
在寄存器单元260内。在第4A图中，存储器RAMO以及存储器RAMI的大 小为L，即可储存L个取样数据。因此，在输入装置210接收数据x[n]并储 存至存储器RAMO或存储器RAMI之后，计算装置230可从寄存器单元260 读取中间数据并从存储器RAMO以及存储器RAMI读取所储存的数据以产生 计算值So-Sw,其中计算值SL+1 (未显示于图2中)为对应于非对称系数的 中间数据。接着，计算装置240将计算值So-Sw分别与对应的系数a(raL+!进 行相乘，以便产生多个计算值Mo-ML+1。最后，计算装置250将计算值M(rML+1 进行累加以产生输出信号y[n]。在一实施例中，存储器RAMO以及存储器 RAM1的大小可大于L。因此，计算装置230可只从存储器RAMO、存储器 RAMI以及寄存器单元260读取N个连续接收的数据以产生计算值So-SLw。 具体而言，计算装置230在操作频率fc的Y个周期内从存储器RAMO读取
N个连续接收数据中的！d个数据，并从存储器RAMI读取N个连续接收数
2
据中的^1个数据。
图4B示出了在时间t4时存储器RAMO与存储器RAMI所接收的数据的 储存状态，其中时间U是在时间t3之后经过取样频率fs的1个周期的时间点。 如图4B所示，对应于时间tt的数据x[n]储存在存储器RAMI内地址为2的 位置，其中数据x[n]为输入装置210在时间U时所接收的当前输入数据。相 似地，对应于时间t3的数据x[n](即先前储存在存储器RAMO内地址为2的 数据)将变成对应于时间t4的数据x[n-l]。在时间t4，当当前输入数据根据取 样频率f;被取样及储存之后，对应于当前输入数据的中间数据(即储存在存 储器RAMI内地址为13的数据)将与对应于前一输入数据的中间数据(即 在时间t3时，储存在寄存器单元260的数据)进行交换，如图4A中虚线45 所示。
10图5示出了根据本发明一实施例所述的N阶有限脉冲响应滤波器的实施 方法500，其中N阶有限脉沖响应滤波器具有对称的系数组。首先，在步骤 S502,根据取样频率，接收一连串的输入数据。接着，将所接收的数据交替 地储存至第一存储器以及第二存储器(步骤S504)。接着，在步骤S506，根 据操作频率，从第一存储器以及第二存储器读取N个连续接收的数据，其中 每一已读取数据对应于对称系数组的一系数。接着，在步骤S508,将对应于 相同系数的读取数据分别进行相加，以产生多个第一计算值。接着，在步骤 S510,将多个第一计算值分别与对应的系数进行相乘，以产生多个第二计算 值。最后，在步骤S512，将第二计算值进行累加以产生输出信号。
本发明虽以优选实施例揭露如上，然其并非用以限定本发明的范围，任 何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与 润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种N阶有限脉冲响应滤波器，具有一对称系数组，包括一第一存储器以及一第二存储器；一输入装置，用以根据一取样频率接收一连串的输入数据，并将上述已接收数据交替地储存至上述第一存储器以及上述第二存储器；一第一计算装置，用以根据一操作频率从上述第一存储器以及上述第二存储器读取上述已接收数据中的N个连续数据并产生多个第一计算值，其中每一上述已读取数据对应于上述对称系数组的一系数，并且上述第一计算值是通过将对应于相同系数的已读取数据进行相加而产生；一第二计算装置，用以将上述第一计算值与对应的系数进行相乘以产生多个第二计算值；以及一第三计算装置，用以累加上述第二计算值以产生一输出信号。
2. 如权利要求1所述的N阶有限脉冲响应滤波器，其中上述操作频率除 以上述取样频率大于或等于N。
3. 如权利要求1所述的N阶有限脉冲响应滤波器，其中上述对应于相同 系数的已读取数据是分别从上述第一存储器以及上述第二存储器所读取的。
4. 如权利要求3所述的N阶有限脉冲响应滤波器，其中当N为偶数时， 上述第 一计算装置在上述操作频率的*个周期内从上述第 一存储器读取上述N个连续数据中的^个数据，并从上述第二存储器读取上述N个连续数据中 的其他！个数据。 2
5. 如权利要求3所述的N阶有限脉沖响应滤波器，其中当N为奇数时，上述第 一计算装置在上述操作频率的！li个周期内从上述第 一存储器读取 上述N个连续数据中的！d个数据，并从上述第二存储器读取上述N个连续 数据中的！ll个数据。 2
6. 如权利要求5所述的N阶有限脉冲响应滤波器，还包括一寄存器单元， 其中当N为奇数时，上述寄存器单元用以储存一中间数据，其中上述中间数 据是上述N个连续数据中的第^个数据，并且上述中间数据对应于一非对称系数。
7. 如权利要求6所述的N阶有限脉沖响应滤波器，其中储存于上述第一 存储器或是上述第二存储器的一下一中间数据根据上述取样频率与储存于上 述寄存器单元的上述中间数据进行交换，其中上述下一中间数据是上述N个连续数据中在上述中间数据之后的下一数据。
8. 如权利要求1所述的N阶有限脉沖响应滤波器，其中上述第一存储器 以及上述第二存储器为相同型态的存储器。
9. 一种有限脉冲响应滤波器的实施方法，适用于具有一对称系数组的一 N阶有限脉冲响应滤波器，包括根据一取样频率，接收一连串的输入数据； 交替地储存上述已接收数据至一第一存储器以及一第二存储器； 根据一操作频率，从上述第一存储器以及上述第二存储器读取上述已接收数据中的N个连续数据，其中每一上述已读取数据对应于上述对称系数组的一系数；将对应于相同系数的已读取数据分别进行相加，以产生多个第一计算值； 将上述第 一计算值分别与对应的系数进行相乘，以产生多个第二计算值；以及累加上述第二计算值以产生一输出信号。
10. 如权利要求9所述的实施方法，其中上述操作频率除以上述取样频率 大于或等于N。
11. 如权利要求9所述的实施方法，其中上述对应于相同系数的已读取数 据是分别从上述第一存储器以及上述第二存储器所读取的。
12. 如权利要求11所述的实施方法，其中当N为偶数时，上述读取N个连续数据的步骤还包括在上述操作频率的^个周期内，从上述第一存储器读取上述N个连续数2据中的！个数据，以及从上述第二存储器读取上述N个连续数据中的其他丕 2 2个数据。
13. 如权利要求11所述的实施方法，其中当N为奇数时，上述读取N个 连续数据的步骤还包括在上述操作频率的个周期内，从上述第一存储器读取上述N个连续数据中的^i个数据，以及从上述第二存储器读取上述N个连续数据中的 2!d个数据。 2
14. 如权利要求13所述的实施方法，其中上述读取N个连续数据的步骤 还包括储存一中间数据至一寄存器单元，其中上述中间数据是上述N个连续数据中的第^±1个数据，并且上述中间数据对应于一非对称系数。 2
15. 如权利要求14所述的实施方法，其中上述读取N个连续数据的步骤 还包括根据上述取样频率，将储存于上述第一存储器或是上述第二存储器的一 下一中间数据与储存于上述寄存器单元的上述中间数据进行交换，其中上述 下一 中间数据是上述N个连续数据中在上述中间数据之后的下一数据。
16. 如权利要求9所述的实施方法，其中上述第 一存储器以及上述第二存 储器为相同型态的存储器。
全文摘要
一种N阶有限脉冲响应滤波器，具有对称系数组。一输入装置，用以根据取样频率接收一连串的输入数据，并将已接收数据交替地储存至第一以及第二存储器。一第一计算装置，用以根据操作频率从第一以及第二存储器读取已接收数据中的N个连续数据并产生多个第一计算值，其中每一已读取数据对应于对称系数组的一系数，并且第一计算值是将对应于相同的系数的已读取数据进行相加而产生。一第二计算装置，用以将第一计算值与对应的系数进行相乘以产生多个第二计算值。一第三计算装置，用以累加第二计算值以产生输出信号。
文档编号H03H17/02GK101594122SQ200910006490
公开日2009年12月2日 申请日期2009年2月18日 优先权日2008年5月29日
发明者洪呈熙 申请人:奇景光电股份有限公司