专利名称：编码装置和方法
技术领域：
本发明涉及编码装置和方法，更具体而言，涉及配置来降低与编码相关联的处理负担并加快与编码相关联的处理的编码装置和方法。
背景技术：
近年来，作为纠错码，LDPC (低密度奇偶校验)码(R. G. Gallager,"Low-density parity-check codes," IRE Trans. Inform. Theory, vol. IT-8, pp. 21-28， Jan. 1962)已受到了注意。LDPC码的优点在于通过对LDPC码的奇偶校验矩阵设置特定的规律来实现码设计，并且可以容易地配置用于利用该规律的进行编码和解码的电路。具体而言，已对利用具有循环结构的规律的多种LDPC码进行了研究。(例如，参见Y. Kou, S. Lin， M. P. C.Fossorier, "Low-density parity-check codes based on finite geometries: arediscovery and new results," IEEE Trans. Inform. Theory vol. 47， no. 7， pp.2711-2736, Nov. 2001禾口 M. Noda, "Designing a self-orthogonal quasi-cycliccode with extended minimum Hamming distance," Proc. 4th Int. Sympo. TurboCodes and Related Topics, Apr. 2006.)
长度N=pL并且信息字长为k的线性块码(其中码字每循环移位p个符号就产生了另一个码字)被称作(N，K)类循环码。(例如，参见R. L.Townsend and E. J. Weldon， Jr., "Self-orthogonal quasi-cyclic codes," IEEETrans. Inform. Theory, vol. IT-13, no. 2, pp. 183-195， Apr. 1967.(下文称作非专利文献4))。
参考图1，示出了二进制(12,7)类循环码的奇偶校验矩阵的一个示例。在图1中示出的奇偶校验矩阵中，通过循环地将左侧紧邻的子矩阵向下移位一行，获得了用竖线划分的各个6X2子矩阵。例如，第l列的第l行和第2列的第1行"1 0"被移位到第3列的第2行和第4列的第2行，
4并且第1列的第2行和第2列的第2行"1 0"被移位到第3列的第3行和第4列的第3行。从而，左侧紧邻的子矩阵被循环地向下移位一行。
非专利文献4示出了一种编码电路的配置，该电路从K级循环移位寄存器和连接到该寄存器的两个或更多个XOR电路顺序输出奇偶位。日本专利No. 4045872 (下文称作专利文献1)示出了一种用于通过重复利用p个生成多项式来对系统码编码的方法，作为用于类循环码的另一种编码方法。
专利文献1中描述的编码方法是基于下述属性的每个码字是利用具
有不同阶数p个生成多项式和多项式/的积之和表达的。即，给定的码多
项式c(x)可用下式(1)表达p一1
c(x〉-!Egj(x)qj(xP) …(1)
在式(1)中，qj(/)是/的多项式，gj(x)是作为码多项式的生成多项式，该码多项式具有在次数(degree)满足deg(g」(x))模p=j的情况下的最小次数。
令信息符号行为[aoa卜..ajd],奇偶符号行为[r。 n ... w^],并且分别用下式来定义信息符号a(x)和奇偶符号r(x):
k-1
a(x)= ￡ ajxK—1—」 .(2)
j=o
n—k一1
r(x)= ￡ nxN—KH-J - ' ■ (3)j=o
这样，可以将经系统编码的符号行[ao ai ... aw ro ri ... rw^]写为码多项式c(x) = a(X)xN—Kr(x)。因此，对于编码，可获得满足下面的式(4)的奇偶多项式
r(x)=a(x〉xN-K-Pigj(x)qj(xp)…'(4〉
如果奇偶校验矩阵是图1所示的类循环码，则两个生成多项式可以
是
go(x) = x6 + x3 + Xg"x) = x5 + x4 + x3 + 1
图2示出了满足上述两个生成多项式的奇偶生成电路的示例性配置。图2中示出的奇偶生成电路10具有输入端子11、 12，触发器13至17，输 出端子18、 19， AND (与)电路20、 21和加法器22至24。
对于图2中示出的奇偶生成电路10，信息位ai、 a3、 a5、 0、 0、 0在 输入端子ll处被顺序输入，而信息位a。、 a2、 84、 a6、 0、 0在输入端子12 处被顺序输入。奇偶位ro、 r2、 r4从输出端子18顺序输出，而奇偶位n、 r3 从输出端子19处顺序输出。
在执行编码前，奇偶生成电路IO将所有触发器13至17初始化为零。 信息位以二比特为单元、并且在添加奇偶位的数目个零的情况下被输入， 在此期间，控制信号保持为l。
在信息位全被输入到了奇偶生成电路10后，在控制信号为零的情况 下奇偶位被顺序输出到触发器13至17。在来自触发器13至17的高位的 反馈中，生成多项式的系数对应于1的位置。
图3示意性地示出了配置来以p个符号为基础执行并行处理的奇偶生 成电路。图3还示意性地示出了图2中的奇偶生成电路10。图3中示出的 奇偶生成电路50配置有(N-K)级寄存器51和组合电路52。
图3中示出的奇偶生成电路50的组合电路52配置来从(N-K)级寄存器 51的高p个符号顺序获得qj(/)的系数，并且从寄存器输出和新的p个信 息符号减去通过将这p个系数乘以生成多项式获得的值，从而将相减结果 用于下一个寄存器输入值。
为了在由上述一级组合电路52配置的奇偶生成电路50中以更高速度 执行编码，作为一种手段可以增大该电路的工作时钟。然而，在系统上难 以将工作时钟增大到例如高于400MHz。
因此，为了高速执行编码，可以考虑这样的配置以p的倍数个符号 为单位来执行并行处理。例如，可以通过堆积两个如图2所示以p个符号 为单位执行处理的奇偶生成电路，来实现用于以2p个符号为单位执行并 行处理的编码电路。
图4示出了以4个比特为单位来执行图2中示出的奇偶生成电路10中 的2级组合电路的并行处理的奇偶生成电路100。图4中示出的奇偶生成 电路IOO配置有输入端子101至104、触发器105至109、输出端子IIO至113、 AND (与)电路114至117和加法器118至127。
对于图4中示出的奇偶生成电路100，信息位a3、 0、 0在输入端子 101处被顺序输入，信息位ao、 34、 0在输入端子102处被顺序输入，信息 位A、 a5、 O在输入端子103处被顺序输入，信息位a2、 &、 0在输入端子 104处被顺序输入。奇偶位ro、 r4从输出端子IIO输出，奇偶位n从输出端 子111输出，奇偶位r2从输出端子112输出，奇偶位r3从输出端子113输 出。
在执行编码前，奇偶生成电路IOO将所有触发器105至109初始化为 零。信息位以4比特为单元、并且在添加奇偶位的数目个零的情况下被输 入，在此期间，控制信号保持为l。
在信息位已全被输入到了奇偶生成电路100时，在控制信号为零的情 况下奇偶位被顺序输出到触发器105至109。
图5示意性地示出了利用p个生成多项式来以2p个符号为单位执行图 3中示出的奇偶生成电路50中的2级组合电路52的并行处理的奇偶生成 电路150。图5中示出的奇偶生成电路150配置有(N-K)级寄存器151、组 合电路152和组合电路153。
这两个连接的组合电路152和153与图3中示出的组合电路52在配置 上相同。第一级组合电路152从(N-K)级寄存器151的高p个符号顺序获得 qi(xP)的系数。第二级组合电路153第一级组合电路152的输出中的高p个 符号顺序获得qj(xP)的系数。
因此，在获得了从寄存器的输出减去通过在第一级组合电路152中将 p个系数与生成多项式相乘获得的值得到的结果的高p个符号后，进一步 将第二级p个系数与生成多项式相乘。因为第二级操作是利用第一级操作 的结果开始的，所以等待第一级的操作结果导致了延迟，最终导致了较大 的延迟。
发明内容
如上所述，增大编码速度可能要求增大电路的工作时钟。然而，就电 路配置来说难以增大电路的工作时钟。为了克服该问题，可以考虑这样一种方法以p的倍数个符号为单位来执行并行处理(作为多级配置来执行 处理)。然而，在这种配置中，后级处理在前级处理之后被执行，随着级 数增加，使得产生的延迟被累积，从而难以加速处理。
因此，本实施例解决了与相关方法和装置相关联的上述和其他问题， 并且，通过提供能加速编码处理的编码装置和方法解决要解决的问题。
在实现本发明的实施例时，提供了一种编码装置，该编码装置对其中 给定的码字被循环移位p个符号得到另一个码字的类循环码进行处理。在
该编码装置中，以mp (p的倍数)个符号为单位执行并行处理；利用mp 个生成多项式；以及生成多项式gj(x)被选择为使得x的次数deg(gi(x))的系
数对于次数比其低的所有gi(X)变为零，并且这些生成多项式gj(X)在其中被
组合的电路被彼此连接。
在上述编码装置中，生成多项式gj(X)在其中被组合的电路被连接为使 得在各个生成多项式中生成多项式的较高次数不彼此重叠。
在实现本发明的另一个实施例时，提供了一种编码方法，该编码方法 用于对其中给定的码字被循环移位p个符号得到另一个码字的类循环码进 行处理的编码装置。在上述编码方法中，以mp (p的倍数)个符号为单位 执行并行处理；利用mp个生成多项式；以及生成多项式gj(x)被选择为使 得x的次数deg(gi(x))的系数对于次数比其低的所有gi(x)变为零，并且在下 述电路中执行编码在所述电路中这些生成多项式gj(X)在其中被组合的电 路被彼此连接。
在上述编码装置和编码方法中，在对其中给定的码字被循环移位p个 符号得到另一个码字的类循环码的编码中，以mp (p的倍数)个符号为单 位执行并行处理，利用mp个生成多项式，以及生成多项式gj(x)被选择为 使得x的次数deg(gi(x))的系数对于次数比其低的所有gi(x)变为零，并且这
些生成多项式gj(X)在其中被组合的电路被彼此连接。
在实现本发明的另一个实施例时，提供了一种编码装置。在该编码装 置中，作为x啤的多项式的qj(x呵)的系数是从(N-k)级寄存器的高mp个符 号顺序获得的，并且通过从由寄存器输出和新的mp个信息符号组成的一 个值减去通过将这mp个系数与生成多项式相乘而获得的一个值所生成的一个值被用作下一寄存器输入值，并且qj(xmP)的系数被提供给多个级中的
组合电路。
在实现本发明的另一个实施例中，提供了一种用于(N，K)类循环码中使 用的编码装置的编码方法。在该编码方法中，作为x"^的多项式的qj(x"^) 的系数是从(N-k)级寄存器的高mp个符号顺序获得的，并且通过从由寄存 器输出和新的mp个信息符号组成的一个值减去通过将这mp个系数与生 成多项式相乘而获得的一个值所生成的一个值被用作下一寄存器输入值， 并且qj(x，)的系数被提供给多个级中的组合电路。
在上述编码装置和编码方法中，执行了(N，K)类循环码的编码，作为 xmp的多项式的qjO^P)的系数是从(N-k)级寄存器的高mp个符号顺序获得 的，并且从由寄存器输出和新的mp个信息符号组成的一个值减去通过将 这mp个系数与生成多项式相乘而获得的一个值，作为该相减的结果生成 的值被用作下一寄存器输入值，并且qj(x，)的系数被提供给多个级中的组 合电路。
根据本发明的实施例，可以提高与编码相关联的处理的速度。
图1是示出了奇偶校验矩阵的图2是示出了相关技术奇偶生成电路的示例性配置的电路图； 图3是示出了相关技术奇偶生成电路的示例性配置的电路图4是示出了相关技术奇偶生成电路的示例性配置的电路图； 图5是示出了相关技术奇偶生成电路的示例性配置的电路图6A和6B是用于说明对生成多项式的选择的图； 图7是用于说明对生成多项式的选择的图8是示出了作为本发明的一个实施例实现的奇偶生成电路的示例性 配置的电路图；以及
图9是示出了作为本发明的另一个实施例实现的奇偶生成电路的示例 性配置的电路图。
9
具体实施例方式
将参考附图通过示例来详细描述本实施例。
本发明的实施例涉及编码装置。在对与本发明的实施例相关联的编码 装置进行描述之前，将描述与本发明的实施例相关联的编码。
(N,K)类循环码(其中将给定的码字循环移位p个符号产生了另一码 字)具有这样的属性将给定的码字循环移位mp个符号也产生了一个码 字，其中m为整数。从而，可通过使用mp个生成多项式来利用下式 (5)来表示码多项式c(x)。
c(x) = Z gj(x)qj(x卿)…(5)
在上述式(5)中，qj(x呵)是x的x呵多项式，并且gj(x)是具有在次数 满足deg(gj(x))模mp=j的情况下的最小次数的码多项式。在这里，gj(x)被 写作生成多项式。通过这种定义，通过获得满足下式(6)的奇偶多项式 可以执行对类循环码的编码。
r(x)=a(x)xN—K— Z gj(x)q」(x爪P〉 ■ , . (6)
具体而言，在选择生成多项式时，gj(x)被选择使得x的次数deg(gi(x)) 的系数对于次数比其小的所有gi(x)都变为0。例如，如果奇偶校验矩阵是 图l中示出的类循环矩阵，并且m二2，则如下选择四个生成多项式
go(x) = x8 + x4 + 1
g"x) = x5 + x4 + x3 + 1
g2(X) = X6 + X3 + X
g3(X) = X7 + X4 + X2 + X + 1
这些生成多项式提供了式(7)。
生成多项式g0(X)不包括项X7、 X6、 X5， g3(X)不包括项X6、 X5， g2(X)不
包括项x5。考虑到此，可以配置图8中示出的奇偶生成电路。在描述该奇
偶生成电路之前，将说明选择上述四个生成多项式的方法。
如上所述，上述式(7)是在具有图1所示的奇偶校验矩阵的类循环 码中m=2时导出的。对图1中示出的奇偶校验矩阵执行基于行的变形得 到了图6A中示出的矩阵H'。注意，该矩阵H'示出了右侧部分矩阵(图6A中示出的垂直线右侧的部分矩阵)是单位矩阵。此外，对图6A中示出 的垂直线左侧的部分矩阵执行诸如转置之类的变形得到了矩阵G，例如图 6B所示的。矩阵G—般称作生成矩阵。
注意，图6B中示出的矩阵G示出了左侧的部分矩阵(图6B中示出 的垂直线的左侧的部分矩阵)是单位矩阵。根据该矩阵G可以选择生成多 项式。图7示出了矩阵G和生成多项式之间的关系。为了便于描述，对图 7中示出的矩阵G给出了行号和列号。
每列指示配置生成多项式的次数。例如，列12的每个元素等价于配 置生成多项式的次数0 (xQ)，列11的每个元素等价于配置生成多项式的 次数1 (x1)，列10的每个元素等价于配置生成多项式的次数2
(x2)，…，并且列4的每个元素等价于配置生成多项式的次数8 (x8)。
在这里，令行7为生成多项式gl(x)，则仅保留了元素值为l的项，所 以生成多项式g"x)由以下内容配置而成作为列12的元素的次数0
(xQ)，作为列9的元素的次数3 (x3)，作为列8的元素的次数4
(x4)，以及作为列7的元素的次数5 (x5)。因此，生成多项式g"x)变 为生成多项式gl(x)=x5+x4+x3+l。
同样，令行6为生成多项式g2(X)，则生成多项式g2(X)由以下内容配 置而成作为列11的元素的次数1 (一-x)，作为列9的元素的次数3
(x3)，以及作为列6的元素的次数6 (x6)。因此，生成多项式g2(x)变 为生成多项式g2(x)=X6+x3+X。
同样，令行5为生成多项式g3(X)，则生成多项式g3(X)由以下内容配 置而成作为列12的元素的次数0 (XQ=1)，作为列11的元素的次数1
(^-x)，作为列10的元素的次数2 (x2)，作为列8的元素的次数4 (x4),以及作为列5的元素的次数7 (x7)。因此，生成多项式g3(x)变
为生成多项式g3(x)= x7+x4+x2+x+l 。
同样，令行4为生成多项式g0(X)，则生成多项式go(x)由以下内容配
置而成作为列12的元素的次数0 (xQ=l)，作为列8的元素的次数4 (x4)，以及作为列4的元素的次数8 (x8)。因此，生成多项式go(x)变
为生成多项式gQ(x)=x8+x4+l 。从而，可从在奇偶校验矩阵被变形的情况下得到的矩阵G选择生成多 项式。即，在选择生成多项式时，gj(x)被选择为使得x的次数deg(gj(x))的
系数对于次数小于其的所有gj(X)都变为零。
另外，使矩阵G的左侧部分的部分矩阵变为单位矩阵可以防止重复使 用每个生成多项式中的较高次数(5至8)，从而使得能配置图8中示出 的奇偶生成电路，最终加速编码处理。
图8示出了用于基于式(7)的生成多项式，在m=2的情况下、以4 比特为单位执行并行处理的奇偶生成电路的配置。图8中示出的奇偶生成 电路200配置有输入端子201至204、触发器205至209、输出端子210 至213、 AND (与)电路214至127、以及加法器218至228。
在执行编码前，奇偶生成电路200将所有触发器205至209初始化为 零。信息位以4比特为单元、并且在添加奇偶位的数目个零的情况下被输 入，在此期间，控制信号保持为l。
在信息位己全被输入到了奇偶生成电路200时，在控制信号为零的情 况下奇偶位被顺序输出到触发器205至209。在来自触发器205至209的 高位的反馈中，生成多项式的系数对应于1的位置。这是因为如上参考图 6A、 6B和图7所述，生成多项式(7)是从根据矩阵G选择的。
在图8中示出的奇偶生成电路200中，信息位a3、 0、 0在输入端子 201处被顺序输入，信息位ao、 34、 0在输入端子202处被顺序输入，信息 位a卜a5、 0在输入端子203处被顺序输入，并且信息位a2、 &、 0在输入 端子204处被顺序输入。奇偶位ro和r4从输出端子210顺序输出，奇偶位 n从输出端子211输出，奇偶位r2从输出端子212输出，奇偶位&从输出 端子213输出。
图8中示出的奇偶生成电路200的连接关系如下。输入端子201将数 据提供给加法器218。来自AND电路217的数据也被提供给加法器218。 加法器218将来自AND电路217的数据和来自输入端子201的数据相 加，将结果输出到加法器220。来自AND电路216的数据也被提供给加法 器220。加法器220将来自AND电路216的数据和来自加法器218的数据 相加，将结果提供给加法器226。来自AND电路214的数据也被提供给加
12法器226。加法器226将来自AND电路214的数据和来自加法器220的数 据相加，将结果提供给触发器205。
输入端子202将数据提供给加法器225。来自AND电路215的数据也 被提供给加法器225。加法器225将来自AND电路215的数据和来自输入 端子202的数据相加，将结果输出到加法器227。来自AND电路214的数 据也被提供给加法器227。加法器227将来自AND电路214的数据和来自 加法器225的数据相加，将结果提供给触发器208 。
输入端子203将数据提供给加法器222。来自AND电路216的数据也 被提供给加法器222。加法器222将来自AND电路216的数据和来自输入 端子203的数据相加，将结果输出到触发器207。
输入端子204将数据提供给加法器221 。来自AND电路216的数据也 被提供给加法器221。加法器221将来自AND电路216的数据和来自输入 端子204的数据相加，将结果提供给加法器224。来自AND电路215的数 据也被提供给加法器224。加法器224将来自AND电路215的数据和来自 加法器221的数据相加，将结果提供给触发器206。
来自触发器205的输出被输入到加法器219。来自AND电路217的数 据也被提供给加法器219。加法器219将来自AND电路217的数据和来自 触发器205的数据相加，将结果输出到加法器223。来自加法器216的数 据也被提供给加法器223。加法器223将来自AND电路216的数据和来自 加法器219的数据相加，将结果输出到加法器228。来自AND电路214的 数据也被提供给加法器228。加法器228将来自AND电路214的数据和来 自加法器223的数据相加，将结果输出到触发器209。来自触发器209的 输出作为奇偶位被输出，并被提供给AND电路217。
来自触发器208的输出作为奇偶位被输出，并被提供给AND电路 216。来自触发器207的输出作为奇偶位被输出，并被提供给AND电路 215。来自触发器206的输出作为奇偶位被输出，并被提供给AND电路 214。
控制信号被提供给AND电路214至217， AND电路214至217输出 具有与该控制信号相对应的预定定时的数据。S卩，AND电路214将数据输出到加法器226至228, AND电路215将数据输出到加法器224和加法器 225， AND电路216将数据输出到加法器220至223，并且AND电路217 将数据输出到加法器218和加法器219。
上述新颖的配置减少了延迟。将参考图8再次对此进行描述。在图8 中，由虚线围起的部分表示其中对生成多项式执行操作的部分。在图8 中，由虚线围起的部分从上到下表示第一级、第二级、第三级和第四级。
第一级对应于生成多项式go(x)的操作，第二级对应于生成多项式g3(X) 的操作，第三级对应于生成多项式g2(X)的操作，并且第四级对应于生成多 项式g"x)的操作。图8中示出的奇偶生成电路200被配置为能同时获得来 自AND电路214至217的输出，以计算每级的生成多项式。结果，上述 新颖的配置实现了延迟时间被最小化的奇偶生成。
图9示意性地示出了配置来利用2p个生成多项式、以2p个符号为基 础来执行并行处理的奇偶生成电路。图9中示出的奇偶生成电路250配置 有(N-K)级寄存器251、组合电路252和组合电路253。为了与图5中示 出的奇偶生成电路150相对照，在每个都执行p个操作的组合电路252和 组合电路253中，示出了用于利用2p个生成多项式来执行操作的组合电 路。
组合电路252被输入以2p个符号和来自(N-K)级寄存器251的输入。 组合电路252还被输入以来自(N-K)级寄存器251的p个最高有效符号的寄 存器输出。组合电路253被输入以来自组合电路252的输出和来自(N-K) 级寄存器251的从高p+1符号到2p符号的p个符号的寄存器输出。
组合电路252从(N-K)级寄存器251的高p个符号顺序获得qj(x")的系 数，从由寄存器输出和新的20个信息符号组成的值减去通过将这p个系 数乘以生成多项式获得的值，将结果输出到组合电路253。组合电路253 从(N-K)级寄存器251的p个符号顺序获得qj(x")的系数，从组合电路252 的输出减去通过将这p个系数乘以生成多项式获得的值。随后，该相减的 结果被输出到(N-K)级寄存器251，作为下一寄存器输入值。从(N-K)级寄 存器251获得的2p个符号的系数qj(x")是在组合电路252和组合电路253 中同时获得的。结果，在组合电路252和组合电路253中可以同时执行系数和生成多项式的乘法。
例如，由于在相关技术中用于在第二级的组合电路153中与生成多项 式相乘的系数是基于第一级的组合电路152的操作结果的，所以组合电路 152和153的连接导致了较大的延迟。然而，对于图9中示出的实施例， 用于在与生成多项式相乘中使用的所有系数可以从寄存器输出同时获得， 带来了大量减少了延迟的显著优点。
如上所示，在本发明的实施例中，在以mp (p的倍数)个符号为单位 执行并行处理时，配置了基于mp个生成多项式的编码电路。随后，每个 生成多项式gj(x)被选择为使x的次数deg(gj(x))的系数对于次数小于其的所 有gj(x)为零。与利用p个多项式的组合电路的连接相比，该配置减少了电 路延迟，从而加速了编码处理。
另外，在本发明的上述实施例中，己利用二进制码作为示例进行了描 述；在二进制码之外的情形中，乘法和减法也被包括。例如，在图9中示 出的奇偶生成电路中，在第一级的组合电路252中也执行了乘法和减法， 并且在第二级的组合电路253中也执行了乘法和减法。在这些操作中，第 二级的操作不是基于第一级的操作的结果执行的，所以可以防止由于等待 第一级中的操作结果而发生延迟。结果，在二进制码之外的情形中，可以 以比相关技术中的速度高的速度来执行编码处理。
本申请包含与2008年8月26日提交给日本特许厅的日本在先专利申 请JP 2008-217004中公开的主题相关的主题，该申请的所有内容通过引用 结合于此。
本领域技术人员应当理解，取决于设计需求和其他因素，各种修改、 组合、子组合和替换都可以发生，只要它们在所附权利要求书及其等同物 的范围内。
1权利要求
1.一种处理类循环码的编码装置，在所述类循环码中，给定的码字被循环移位p个符号得到另一码字，其中以mp个符号为单位执行并行处理，其中mp是p的倍数；利用mp个生成多项式；以及所述生成多项式gj(x)被选择为使得x的次数deg(gi(x))的系数对于次数比其低的所有gi(x)变为零，并且这些生成多项式gj(x)在其中被组合的电路被彼此连接。
2. 如权利要求1所述的编码装置，其中所述生成多项式gj(x)在其中被 组合的所述电路被连接为使得在每个所述生成多项式中所述生成多项式的 较高次数不彼此重叠。
3. —种用于处理类循环码的编码装置的编码方法，在所述类循环码 中，给定的码字被循环移位p个符号得到另一码字，其中以mp个符号为单位执行并行处理，其中mp是p的倍数； 利用mp个生成多项式；以及所述生成多项式gj(x)被选择为使得x的次数deg(gi(x))的系数对于次数 比其低的所有gi(x)变为零，并且在下述电路中执行编码在所述电路中这些生成多项式gj(X)在其中被组合的电路被彼此连接。
4. 一种(N,K)类循环码中的编码装置，其中作为x^的多项式的qj(x，) 的系数是从(N-K)级寄存器的高mp个符号顺序获得的，并且通过从由寄存 器输出和新的mp个信息符号组成的一个值减去通过将这mp个系数与生 成多项式相乘而获得的一个值所生成的一个值被用作下一寄存器输入值， 并且所述qj(x，)的系数被提供给具有多个级的组合电路。
5. —种用于(N,K)类循环码中的编码装置的编码方法，其中作为产的 多项式的qj(x，的系数是从(N-K)级寄存器的高mp个符号顺序获得的，并 且通过从由寄存器输出和新的mp个信息符号组成的一个值减去通过将这 mp个系数与生成多项式相乘而获得的一个值所生成的一个值被用作下一寄存器输入值，并且所述qj(x，)的系数被提供给具有多个级的组合电路。
全文摘要
本发明提供了编码装置和方法。所公开的编码装置对类循环码进行处理，在类循环码中，给定的码字被循环移位p个符号得到另一码字，其中以mp个符号为单位执行并行处理，其中mp是p的倍数；利用mp个生成多项式；以及所述生成多项式g<sub>j</sub>(x)被选择为使得x的次数deg(g<sub>i</sub>(x))的系数对于次数比其低的所有g<sub>i</sub>(x)变为零，并且这些生成多项式g<sub>j</sub>(x)在其中被组合的电路被彼此连接。
文档编号H03M13/11GK101662291SQ20091016847
公开日2010年3月3日 申请日期2009年8月26日 优先权日2008年8月26日
发明者山岸弘幸 申请人:索尼株式会社