专利名称：一种改进型高速模数转换器的相位可调时钟输出电路的制作方法
技术领域：
本实用新型涉及高速模数转换器的时钟输出领域，具体为一种改进型高速模数转 换器的相位可调时钟输出电路。
背景技术：
高速模数转换器(ADC)将输入的模拟信号转换为数字信号输出，供后续的数字信 号处理(DSP)电路使用，如图1。后续的DSP电路要能够正常工作，通常不但需要ADC向DSP 提供转换后的数据信号，DSP还需要采集该数据信号的时钟信号。通常DSP对来自ADC输 出的数据信号的采样由输入到DSP的时钟信号的上升沿确定。以高电平数据为例，为使DSP 能够正确的判别来自ADC输出的数据信号，从时序上来看，时钟上升沿c必须在数据上升沿 a与数据下降沿b之间(高电平有效数据时间)如图2所示。这种关系被称为时钟与数据 在时序上的匹配，当时序不正确匹配，如时钟上升沿c不在有效数据时间内，则DSP采不到 正确的数据，出现漏采样或误采样数据，从而无法完成正常功能。随着高速应用的迅速发展，模数转换器的时钟速度也在不断提高，目前最高已经 出现高达几百MHz转换速率的转换器。以250MHz的数据转换器为例，其每个时钟周期仅为 4ns，如图2，a点与b点间的数据有效时间仅在4ns左右。这样短的数据有效时间对时钟与 数据在时序上的匹配提出了很高的挑战。现有产品时钟输出管脚如图一，其时钟的相位是固定的，不可改变的，它和数据输 出间的时序是固定的。然而复杂应用中，ADC的输出数据和时钟到达DSP时会有传输的时 间差，彼此间的时序可能不匹配了，导致DSP没有正确采样到数据。
发明内容针对上述问题，本实用新型提供了一种改进型高速模数转换器的相位可调时钟输 出电路，其时钟的相位可调，确保时钟与数据在时序上的匹配，确保DSP得到正确的数据。其技术方案是这样的其包括时钟信号输入部分、时钟输出管脚，其特征在于所 述时钟信号输入部分包括延迟锁定环、选择器，所述时钟输出管脚连接有电阻可调的外接 电阻&，加载于该电路的电压U被上拉电阻Rc与所述外接电阻&组成分压电路，其加载于 所述上拉电阻Rc下端的电压V通向(N-I)个比较器，所述(N-I)个比较器分别连接编码电 路，所述编码电路连接锁存器的输入端，所述锁存器的输出端连接所述选择器的输入端，所 述延迟锁定环产生的N个不同相位的时钟信号连接所述选择器的输入端，所述选择器的输 出端连接所述三态门，上电复位分别连接所述锁存器、所述三态门，所述三态门的另一端连 接所述时钟输出管脚。其进一步特征在于所述延迟锁定环产生的N个不同相位的时钟信号，其相邻信 号的相位差为2 π/N，所述(N-I)个比较器所连接的基准信号依次为U/N、2U/N、…、(N-2) U/N、(N-I)U/N，其中 N = 2η，(η = 1,2,3,…)。采用本实用新型的上述结构后，上电时上电复位电路输出低电平，使三态门呈现
3高阻态，所述选择器无法通过三态门向所述时钟输出管脚输出时钟信号，加载于所述上拉 电阻Rc下端的电压V为& U/(RJRc),所述V通向(N-I)个比较器，将所述V与(N-I)个比 较器所连的基准比较得出的结果传送至编码电路进行编码，此后，上电复位模块输出由低 电平变成高电平，利用这个上升沿将所得编码传送至所述锁存器存储，所述锁存器将编码 信号传入所述选择器，且此时三态门可以正常工作了，即所述选择器可通过三态门向所述 时钟输出管脚输出时钟信号，所述延迟锁定环产生的N个不同相位的时钟信号输入所述选 择器的输入端后，所述选择器根据所受到锁存器的编码信号和所受到的N个不同相位的时 钟信号，通过锁存器的编码信号选择具体某相时钟从选择器中输出，其输出的时钟通过所 述通路状态的三态门从时钟输出管脚输出时钟信号。这其中，由于所述时钟输出管脚连接 有电阻可调的外接电阻&，通过调节&调节所述V，进而调节编码电路所产生的编码，改变 所述锁存器的输出信号，从而到达对时钟输出相位的调节，确保时钟与数据在时序上的匹 配，确保DSP得到正确的数据。
图1为现有技术信号处理系统的信号链路示意图；图2为高速模数转换器的数据及时钟时序图；图3为延迟锁定环内的四相时钟波形图；图4为本实用新型的四相时钟的结构示意框图。
具体实施方式
见图4，本实用新型包括时钟信号输入部分、时钟输出管脚，时钟信号输入部分包 括延迟锁定环、选择器，时钟输出管脚连接有电阻可调的外接电阻&，加载于该电路的电压 U被上拉电阻Rc与外接电阻&组成分压电路，其加载于上拉电阻Rc下端的电压V通向3个 比较器，3个比较器分别连接编码电路，3个比较器连接的基准信号依次为U/4、U/2、3U/4， 编码电路输出端连接锁存器的输入端，锁存器的输出端连接选择器的输入端，延迟锁定环 产生的4个不同相位的时钟信号连接选择器的输入端，选择器的输出端连接三态门，上电 复位分别连接锁存器、三态门，三态门的另一端连接时钟输出管脚。延迟锁定环产生的4个 不同相位的时钟信号(见图4)，其相邻信号的相位差为π/2，3个比较器内部所设置的基准 信号依次为U/4、U/2、3U/4。其工作原理如下上电时上电复位电路输出低电平，使三态门呈现高阻态，选择 器无法通过三态门向时钟输出管脚输出时钟信号，加载于上拉电阻Rc下端的电压V为& U/(Rl+Rc)，V通向3个比较器，将V与3个比较器所连的基准比较得出的结果传送至编 码电路进行编码，其所得结果有如下四种结果(0<V<U/4)、(U/4 < V ^ U/2), (U/2
3U/4)、(3U/4 < V < U/)，其每种结果分别对应有一种编码，其所得的编码关系为 (0 < V^ U/4)时所得编码对应时钟1输出、(U/4 < V^ U/2)时所得编码对应时钟2输 出、(U/2 < V^ 3U/4)时所得编码对应时钟3输出、(3U/4 < V < U/)时所得编码对应时钟 4输出。此后，上电复位模块输出由低电平变成高电平，利用这个上升沿将所得编码传送至 锁存器，锁存器将编码信号保存并传送至选择器，且此时三态门可以正常工作了，即选择器 可通过三态门向所述时钟输出管脚输出时钟信号，延迟锁定环产生的4个不同相位的时钟
4信号输入选择器的输入端后，选择器根据其所接受到的编码信号，选择编码信号所对应的 时钟从时钟输出管脚输出。通过调节&，即可得到不同相位的时钟输出结果。
权利要求一种改进型高速模数转换器的相位可调时钟输出电路，其包括时钟信号输入部分、时钟输出管脚，其特征在于所述时钟信号输入部分包括延迟锁定环、选择器，所述时钟输出管脚连接有电阻可调的外接电阻RL，加载于该电路的电压U被上拉电阻RC与所述外接电阻RL组成分压电路，其加载于所述上拉电阻RC下端的电压V通向(N 1)个比较器，所述(N 1)个比较器分别连接编码电路，所述编码电路连接锁存器的输入端，所述锁存器的输出端连接所述选择器的输入端，所述延迟锁定环产生的N个不同相位的时钟信号连接所述选择器的输入端，所述选择器的输出端连接所述三态门，上电复位分别连接所述锁存器、所述三态门，所述三态门的另一端连接所述时钟输出管脚。
2.根据权利要求1所述的一种改进型高速模数转换器的相位可调时钟输出电路，其特 征在于所述延迟锁定环产生的N个不同相位的时钟信号，其相邻信号的相位差为2 π/N， 所述(N-I)个比较器所连接的基准信号依次为U/N、2U/N、…、(N-2)U/N、(N_1)U/N，其中N =2η，(η = 1,2,3,…)。
专利摘要本实用新型为一种改进型高速模数转换器的相位可调时钟输出电路。其确保时钟与数据在时序上匹配，确保DSP得到正确数据。其包括时钟信号输入部分、时钟输出管脚，其特征在于时钟信号输入部分包括延迟锁定环、选择器，时钟输出管脚连接有电阻可调的外接电阻RL，加载于该电路的电压U被上拉电阻RC与外接电阻RL组成分压电路，其加载于上拉电阻RC下端的电压V通向(N-1)个比较器，(N-1)个比较器分别连接编码电路，编码电路连接锁存器的输入端，锁存器的输出端连接选择器的输入端，延迟锁定环产生的N个不同相位的时钟信号连接选择器的输入端，选择器的输出端连接三态门，上电复位分别连接锁存器、三态门，三态门的另一端连接时钟输出管脚。
文档编号H03M1/12GK201682483SQ200920268448
公开日2010年12月22日 申请日期2009年10月21日 优先权日2009年10月21日
发明者华玲林 申请人:无锡安芯半导体有限公司