专利名称：具有两点调制和自适应延迟匹配的数字锁相回路的制作方法
技术领域：
本发明大体涉及电子设备，且更具体来说，涉及具有两点调制的数字锁相回路 (DPLL)。
背景技术：
DPLL为通常用以调整振荡器的频率和/或相位的电路。在一个普通应用中，DPLL 可用以将振荡器的频率和/或相位锁定到具有精确频率的参考信号。在另一应用中，DPLL可用以用调制信号调制振荡器的频率和/或相位。如果调制信号的带宽比DPLL的闭合回路带宽小得多，那么可在DPLL内的回路滤波器前施加调制信号。然而，如果调制信号的带宽比闭合回路带宽宽，那么可执行两点调制，且可将调制信号施加到DPLL中的两个调制路径。一个调制路径可连接到回路滤波器前，且可用于窄带调制。另一调制路径可连接到回路滤波器后，且可用于宽带调制。可使用两点调制有效地增加DPLL的带宽，使得可用宽带调制信号对振荡器进行频率调制，同时最低限度地干扰DPLL 的正常操作。然而，两点调制的性能视正对每一调制路径施加的适当增益和延迟而定。
发明内容
本文中描述支持两点调制与自适应延迟匹配的DPLL。DPLL包括(i)高通调制路径，其支持振荡器的频率和/或相位的宽带调制，以及(ii)低通调制路径，其支持所述振荡器的频率和/或相位的窄带调制。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。自适应延迟匹配/调整是指基于在正常操作期间在DPLL中可用的一个或一个以上信号的延迟的动态调整。在一个设计中，所述DPLL可包括自适应延迟单元，其可提供两个调制路径中的一者的可变延迟。在一个设计中，所述自适应延迟单元可包括延迟计算单元、内插器和可编程延迟单元。所述延迟计算单元可基于施加到所述两个调制路径的调制信号和在所述DPLL 中的相位误差信号确定所述可变延迟。可将所述可变延迟分解为(i)整数部分，其包含整数数目个样本周期，以及(ii)分数部分，其包含一个样本周期的分数。所述内插器可提供所述可变延迟的所述分数部分，且所述可编程延迟单元可提供所述可变延迟的所述整数部分。所述DPLL可进一步包括自适应按比例缩放单元，其可提供用于所述高通调制路径的可变增益以与所述低通调制路径的增益匹配。以下进一步详细地描述本发明的各个方面和特征。
图1展示具有两点调制和自适应延迟匹配的DPLL。图2和图3展示具有两点调制和自适应延迟匹配的两个DPLL。图4展示性能降级与延迟失配。图5展示用以获得分数延迟的线性内插。
图6展示自适应延迟单元。图7展示延迟计算单元和内插器。图8展示自适应按比例缩放单元。图9展示用于执行两点调制与自适应延迟匹配的过程。图10展示无线通信装置的框图。
具体实施例方式词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任一设计未必被看作比其它设计优选或有利。图1展示具有两点调制和自适应延迟匹配的DPLL 100的设计的框图。两点调制通常也被称作双端口调制。在DPLL 100内，将调制信号fm(t)提供到低通调制路径和高通调制路径两者。在高通调制路径中，自适应按比例缩放单元110用增益按比例缩放调制信号，且提供经按比例缩放的调制信号fms(t)。自适应延迟单元120将经按比例缩放的调制信号延迟合适的量且提供经延迟的调制信号fmd(t)。在低通调制路径中，累积器130累积调制信号(其将频率转换为相位)且提供调制相位信号Pm (t)。自适应延迟单元140将调制相位信号延迟合适的量且提供经延迟的调制相位信号Pmd (t)。求和器142从经延迟的调制相位信号减去反馈信号Pfb (t)，且提供相位误差信号 Pe(t)0回路滤波器150对相位误差信号进行滤波，且提供经滤波的相位误差信号。回路滤波器150设定DPLL 100的回路动力性质，且确定闭合回路带宽、DPLL 100的获取时间和获取范围、相位噪声性能等。求和器152对来自回路滤波器150的经滤波的相位误差信号与来自自适应延迟单元120的经延迟的调制信号求和，且为振荡器160提供控制信号。所述控制信号调整振荡器160的频率，使得振荡器的相位遵循调制的相位。振荡器160提供经调制的信号m(t)，其具有由调制信号调制的频率。分频器170对经调制的信号进行分频，且将反馈信号提供到求和器142。图1展示高通调制路径中的自适应延迟单元120和低通调制路径中的自适应延迟单元140。图1还展示可将自适应延迟单元放置于高通调制路径和低通调制路径中的可能位置。图1展示自适应延迟单元120在高通调制路径中放置于自适应按比例缩放单元110 后。一般来说，可将自适应延迟单元120放置于自适应按比例缩放单元110前或后。在图1中展示的设计中，自适应延迟单元可用于高通调制路径和低通调制路径两者中。在另一设计中，仅一个自适应延迟单元可用于一个调制路径中一通常，在具有较短延迟的调制路径中。此自适应延迟单元可改变其调制路径的延迟以与另一调制路径的延迟匹配。对于两个设计，一旦锁定了 DPLL 100，延迟匹配就可允许在回路滤波器150的输入端处取消经由高通调制路径和低通调制路径的两点调制的效果。DPLL 100可接着如同未应用低通和高通调制一样操作。如图1中所示，用于低通调制路径的调制点可处于在回路滤波器150前的求和器 142的输入端处。用于高通调制路径的调制点可处于在回路滤波器150后的求和器152的输入端处。调制信号的带宽可由针对其使用DPLL 100的应用确定，且可比DPLL的闭合回路带宽宽。低通调制路径的带宽由回路滤波器150确定，且可相对窄(例如，小于IOOKHz) 以便实现所要的噪声滤波和回路动力性质。通过经由单独的高通调制路径和低通调制路径施加调制信号，DPLL 100可用比DPLL的闭合回路带宽宽的信号带宽调制振荡器160。振荡器160可为数字控制振荡器(DCO)、电压控制振荡器(VCO)、电流控制振荡器 (ICO)、数值控制振荡器(NCO)或其频率可由控制信号调整的某一其它类型的振荡器。振荡器160可在f。s。的标称频率下操作，所述标称频率可由针对其使用DPLL 100的应用确定。 举例来说，DPLL 100可用于无线通信装置，且f。s。可为数百兆赫(MHz)或几千兆赫(GHz)。图1还展示与DPLL 100中的各种电路块相关联的延迟。在低通调制路径中，累积器130具有延迟T1，且自适应延迟单元140具有可变延迟τ『在高通调制路径中，按比例缩放单元110具有延迟τ 2，且自适应延迟单元120具有可变延迟τΗΡ。振荡器160具有延迟τ 3，且分频器170具有延迟τ 4。可将从调制信号经由高通调制路径到回路滤波器150 的输入端的总延迟τΗΡΜ表达为τΗΡΜ = τ 2+ τ 3+ τ 4+ τ Ηρ,等式(1)其中如果自适应延迟单元120不存在，那么τ Ηρ可等于零。可将从调制信号经由低通调制路径到回路滤波器150的输入端的总延迟τ LPM表达为Tlpm = T1+! Lp，等式(2)其中如果自适应延迟单元140不存在，那么τ m可等于零。两个调制路径的总延迟应匹配，使得τΗΡΜ= τΜ。如果仅在高通调制路径中使用自适应延迟单元120，那么可如下设定此单元的延迟τΗρ= τ ^T2-T3-τ 4，其中 Tlp = 0。等式(3)如果仅在低通调制路径中使用自适应延迟单元140，那么可如下设定此单元的延迟Tlp= τ2+τ 3+τ4-T1，其中 τΗρ = 0。等式图4展示误差向量量值(EVM)与在8元相移键控(8-PSK)的高通调制路径与低通调制路径之间的延迟失配的曲线410。EVM通常用以测量调制性能。按用以更新DPLL内的各种数字电路块的时钟的样本周期为单位给出失配。举例来说，对于在57. 6MHz下的时钟， 样本周期可等于17. 4纳秒(ns)。如图4中所示，EVM的降级对于小于0. 2个样本周期的延迟失配可为最小限度，但对于逐渐较大的延迟失配可能逐渐恶化。返回参看图1，振荡器160的延迟τ 3通常未知且可为样本周期的分数。自适应延迟单元120或140可用以解决振荡器160的延迟，且可具有样本周期的分数的分辨率。自适应延迟单元120或140还可用以解决DPLL 100内的其它电路块的延迟。图1展示具有两点调制和自适应延迟匹配的DPLL的模型。图1中的DPLL可以各种设计实施。图2展示具有基于Δ - Σ调制器(delta-sigma modulator, DSM)的两点调制和自适应延迟匹配的DPLL 200的设计的框图。在DPLL 200内，将调制信号&(0提供到低通调制路径和高通调制路径两者。在高通调制路径中，自适应按比例缩放单元210用可变增益 g(t)按比例缩放调制信号，且提供经按比例缩放的调制信号fms(t)。自适应延迟单元220 将经按比例缩放的调制信号延迟可变延迟τ (t)且提供经延迟的调制信号fmd(t)。在低通调制路径中，Σ调制器230按相对低的输入速率接收具有多个位(例如，10个或10个以上位)的分辨率的调制信号，且按高输出速率产生具有相同分辨率但使用一个或几个位的DSM输出信号。多模分频器270接收来自DCO 260的经调制的信号m(t)，用由DSM输出信号确定的可变分频器因数(frequency divider factor)对经调制的信号进行分频，且提供反馈信号Pfb(t)。相位-数字转换器(PDC) 240将反馈信号的相位与参考(Ref)时钟f,ef的相位进行比较，且提供相位误差信号Pe (t)。回路滤波器250对相位误差信号进行滤波，且提供经滤波的相位误差信号。求和器252对经滤波的相位误差信号与来自自适应延迟单元220的经延迟的调制信号求和，且为DCO 260提供控制信号。自适应按比例缩放单元210可基于调制信号和相位误差信号自适应地改变用于高通调制路径的增益g(t)，如下文所描述。自适应延迟单元220可基于经按比例缩放的调制信号和相位误差信号自适应地改变用于高通调制路径的延迟τ (t)，也如下文所描述。在图2中展示的设计中，仅在高通调制路径中使用自适应延迟单元220，且无自适应延迟单元用于低通调制路径中。在另一设计中，可省略自适应延迟单元220，且可在相位-数字转换器240后插入自适应延迟单元。可基于晶体振荡器(XO)、电压控制晶体振荡器(VCXO)、温度补偿晶体振荡器 (TCXO)或具有准确频率的某一其它类型的振荡器产生参考时钟。参考时钟的频率可比DCO 260的频率低得多。举例来说，fref可为数十MHz，而f。s。可为几GHz。图3展示具有基于累积器的两点调制和自适应延迟匹配的DPLL 300的设计的框图。在DPLL 300内，将调制信号&(0提供到低通调制路径和高通调制路径两者。在高通调制路径中，自适应按比例缩放单元310用可变增益g(t)按比例缩放调制信号，且提供经按比例缩放的调制信号fms(t)。自适应延迟单元320将经按比例缩放的调制信号延迟可变延迟τ (t)且提供经延迟的调制信号fmd(t)。在低通调制路径中，累积器330累积调制信号(其将频率转换为相位)且提供调制相位信号Pm (t)。相位-数字转换器340将反馈信号ffb(t)的相位与参考时钟fMf的相位进行比较，且提供PDC输出信号。求和器342对PDC输出信号与来自累积器330的调制相位信号求和，且提供相位误差信号Pe (t)。回路滤波器350对相位误差信号进行滤波，且提供经滤波的相位误差信号。求和器352对经滤波的相位误差信号与来自自适应延迟单元320的经延迟的调制信号求和，且为DCO 360提供控制信号。分频器370接收来自DCO 360的经调制的信号，用固定因数对经调制的信号进行分频，且提供反馈信号。可基于振荡频率f。s。和参考频率fMf确定固定分频器因数。自适应按比例缩放单元310可自适应地改变用于高通调制路径的增益g(t)，如下文所描述。自适应延迟单元320可自适应地改变用于高通调制路径的延迟τ (t)，也如下文所描述。在图3中展示的设计中，仅在高通调制路径中使用自适应延迟单元320，且无自适应延迟单元用于低通调制路径中。在另一设计中，可省略自适应延迟单元320，且可在累积器330后插入自适应延迟单元。图2和图3展示具有两点调制和自适应延迟匹配的DPLL的两个示范性设计。具有两点调制和自适应延迟匹配的DPLL也可以其它设计实施。DPLL 200和DPLL 300可以所有或大多数数字电路实施。举例来说，图2和图3中的所有电路块(可能除了 DCO 260 和DCO 360外)可以数字电路实施。所有数字电路块(可能除了分频器270和分频器370 外)可基于在合适的频率fsamp下的样本时钟操作。提供到数字电路块或由数字电路块提供的信号因此可由在样本速率fsamp下的样本序列构成。数字电路块可经设计以具有足够的位宽度和分辨率。对于具有两点调制的DPLL，可执行自适应延迟匹配以使两个调制路径的延迟匹配。对于自适应延迟匹配，可自适应地调整一个调制路径(例如，在图2和图3中展示的设计中的高通调制路径)的延迟以解决两个调制路径之间的任何延迟差(例如，归因于DCO 260或DCO 360的延迟的波动)。自适应延迟调整可基于各种自适应算法，例如，最小均方 (LMS)算法、最小平方(LS)算法、最小均方误差(MMSE)算法等。这些各种自适应算法由西蒙赫金(Simon Haykin)在题为“自适应滤波器理论(Adaptive Filter Theory) ”的书(第三版，普伦蒂斯霍尔出版社(Prentice Hall), 1996)中描述。为了清晰起见，下文描述基于 LMS算法的自适应延迟调整。LMS算法可试图使相位误差信号pe (t)的均方误差(MSE)最小化，可将其表达为E[p2e(t)] = EKprefO)-pfl(t,T))2], 等式(5)其中Pm(t)为参考相位信号，其为参考时钟的相位，Pfb (t，τ)为随延迟τ而变的来自分频器的反馈信号，且Ε[]表示期望运算。为了使MSE最小化，可如下自适应地更新延迟τ (t) = τ (t"l) + A τ (t)等式(6)= τ (t-D + μ ‘ fms (t) ‘ pe(t)其中μ为自适应步长，Δ τ (t)为针对样本周期t的延迟更新值，且τ (t)为针对样本周期t的延迟。较大自适应步长可导致延迟τ (t)较快地收敛到其最终值，但也可导致较多抖动。相反，较小的自适应步长可导致较慢的收敛，但较少的抖动。可基于收敛速率与抖动之间的折衷选择合适的自适应步长。也可改变自适应步长。举例来说，可将较大自适应步长用于获取，且可将较小自适应步长用于跟踪收敛。如在等式(6)中所示，可用视自适应步长μ、按比例缩放的调制信号fms(t)和相位误差信号Pe(t)而定的量Δ τ (t)更新延迟τ (t)。为了避免在计算延迟更新值的过程中的乘法，可如下自适应地更新延迟τ (t) = τ (t"l) + y · sign [fms (t) ] · pe (t)，等式(7)其中sign[fms(t)]为经按比例缩放的调制信号的正负号。可将自适应步长选择为二的幂。在此情况下，可按以下方法获得延迟更新值(i)将pe(t)移位由自适应步长确定的特定数目个位，以及(ii)如果fms(t)小于零，那么使经移位的P6 (t)的正负号相反。可按样本周期为单位给出延迟τ (t)，且τ (t)可分解为整数部分和分数部分。可通过可提供延迟的整数数目个样本周期的可编程延迟单元获得τ (t)的整数部分。可通过可提供为一个样本周期的分数的延迟的内插器获得τ (t)的分数部分。对于任一给定延迟τ (其中τ可为正值或负值)，可将经按比例缩放的调制信号 ffflS(t)延迟τ以获得经延迟的调制信号fmd(t) = fms(t_ τ )。可通过选择最靠近fms(t_ τ )的经按比例缩放的调制信号中的样本来获得τ的整数部分。可通过内插位于fms(t-x)的两侧上的两个或两个以上样本来获得τ的分数部分。在一个设计中，可使用线性内插来获得分数延迟。为了简单起见，以下描述假定-1 < τ (t) < 1和可利用三个频率调制样本f(t_l)、f(t)和f(t+l)，其中f(t)为当前样本，f(t-l)为先前/较旧的样本，且f(t+l)为下一个/将来的样本。可通过延迟经按比例缩放的调制信号且将此信号的最新近样本用作f (t+Ι)来获得这三个样本。可如下执行线性内插以获得分数延迟
权利要求
1.一种设备，其包含数字锁相回路(DPLL)，其操作以执行经由第一和第二调制路径的两点调制且自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。
2.根据权利要求1所述的设备，其中所述DPLL包含自适应延迟单元，其操作以为所述第一调制路径提供可变延迟。
3.根据权利要求2所述的设备，其中所述自适应延迟单元包含延迟计算单元，其操作以基于施加到所述第一和第二调制路径的调制信号确定所述可变延迟。
4.根据权利要求3所述的设备，其中所述延迟计算单元进一步基于所述DPLL中的相位误差信号确定所述可变延迟。
5.根据权利要求4所述的设备，其中所述延迟计算单元基于所述相位误差信号、所述调制信号的正负号和自适应步长确定延迟更新值，且用所述延迟更新值更新所述可变延迟。
6.根据权利要求2所述的设备，其中所述自适应延迟单元根据最小均方(LMS)算法、最小平方(LS)算法或最小均方误差(MMSE)算法确定所述可变延迟。
7.根据权利要求2所述的设备，其中所述自适应延迟单元包含内插器，其操作以提供所述可变延迟的分数部分，所述分数部分处于-1样本周期与+1 样本周期之间。
8.根据权利要求7所述的设备，其中所述内插器对于正分数延迟基于当前样本和先前样本执行线性内插且对于负分数延迟基于所述当前样本和将来样本执行线性内插。
9.根据权利要求2所述的设备，其中所述自适应延迟单元包含可编程延迟单元，其操作以提供所述可变延迟的整数部分，所述整数部分包含整数数目个样本周期。
10.根据权利要求1所述的设备，其中所述第一调制路径为高通调制路径，且所述第二调制路径为低通调制路径，且其中所述DPLL自适应地调整所述高通调制路径的所述延迟。
11.根据权利要求1所述的设备，其中所述第一调制路径为低通调制路径，且所述第二调制路径为高通调制路径，且其中所述DPLL自适应地调整所述低通调制路径的所述延迟。
12.根据权利要求1所述的设备，其中所述第一和第二调制路径中的一者为高通调制路径，且其中所述第一和第二调制路径中的另一者为低通调制路径。
13.根据权利要求12所述的设备，其中所述DPLL包含自适应按比例缩放单元，其操作以为所述高通调制路径提供可变增益以与所述低通调制路径的增益匹配。
14.根据权利要求13所述的设备，其中所述自适应按比例缩放单元基于施加到所述高通和低通调制路径的调制信号和所述DPLL中的相位误差信号确定所述可变增益。
15.根据权利要求12所述的设备，其中所述高通调制路径包含操作以按比例缩放调制信号且提供经按比例缩放的调制信号的按比例缩放单元，且其中所述低通调制路径包含操作以接收所述调制信号且提供用以改变所述DPLL中的分频器因数的输出信号的Σ调制器。
16.根据权利要求12所述的设备，其中所述高通调制路径包含操作以按比例缩放调制信号且提供经按比例缩放的调制信号的按比例缩放单元，且其中所述低通调制路径包含操作以累积所述调制信号且提供调制相位信号的累积器。
17.根据权利要求1所述的设备，其中所述设备为集成电路。
18.根据权利要求1所述的设备，其中所述设备为无线通信装置。
19.一种设备，其包含处理器，其操作以执行经由数字锁相回路(DPLL)的第一和第二调制路径的两点调制且自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。
20.一种方法，其包含将调制信号施加到支持两点调制的数字锁相回路(DPLL)的第一调制路径；将所述调制信号施加到所述DPLL的第二调制路径；以及自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。
21.根据权利要求20所述的方法，其中所述自适应地调整所述第一调制路径的延迟包含基于所述调制信号和所述DPLL中的相位误差信号确定所述第一调制路径的可变延迟。
22.根据权利要求21所述的方法，其中所述确定所述可变延迟包含基于所述相位误差信号、所述调制信号的正负号和自适应步长确定延迟更新值，以及用所述延迟更新值更新所述可变延迟。
23.根据权利要求21所述的方法，其中所述自适应地调整所述第一调制路径的延迟包含通过内插提供所述可变延迟的分数部分，所述分数部分处于-1样本周期与+1样本周期之间。
24.根据权利要求21所述的方法，其中所述自适应地调整所述第一调制路径的延迟包含通过可编程延迟单元提供所述可变延迟的整数部分，所述整数部分包含整数数目个样本周期。
25.根据权利要求20所述的方法，其进一步包含自适应地调整高通调制路径的增益以与低通调制路径的增益匹配，其中所述第一和第二调制路径中的一者为所述高通调制路径，且其中所述第一和第二调制路径中的另一者为所述低通调制路径。
26.一种设备，其包含用于将调制信号施加到支持两点调制的数字锁相回路(DPLL)的第一调制路径的装置；用于将所述调制信号施加到所述DPLL的第二调制路径的装置；以及用于自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配的装置。
27.根据权利要求26所述的设备，其中所述用于自适应地调整所述第一调制路径的延迟的装置包含用于基于所述调制信号和所述DPLL中的相位误差信号确定所述第一调制路径的可变延迟的装置。
28.根据权利要求27所述的设备，其中所述用于自适应地调整所述第一调制路径的延迟的装置包含用于通过内插提供所述可变延迟的分数部分的装置，所述分数部分处于-1样本周期与+1样本周期之间。
29.根据权利要求26所述的设备，其进一步包含用于自适应地调整高通调制路径的增益以与低通调制路径的增益匹配的装置，其中所述第一和第二调制路径中的一者为所述高通调制路径，且其中所述第一和第二调制路径中的另一者为所述低通调制路径。
30.一种计算机程序产品，其包含计算机可读媒体，其包含用于致使至少一个计算机将调制信号施加到支持两点调制的数字锁相回路(DPLL)的第一调制路径的代码；用于致使所述至少一个计算机将所述调制信号施加到所述DPLL的第二调制路径的代码；以及用于致使所述至少一个计算机自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配的代码。
全文摘要
本发明描述一种支持两点调制具有自适应延迟匹配的数字锁相回路(DPLL)。所述DPLL包括分别支持振荡器的频率和/或相位的宽带和窄带调制的高通调制路径和低通调制路径。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。在一个设计中，所述DPLL包括自适应延迟单元，其为所述两个调制路径中的一者提供可变延迟。在所述自适应延迟单元内，延迟计算单元基于施加到所述两个调制路径的调制信号和所述DPLL中的相位误差信号确定所述可变延迟。内插器提供所述可变延迟的分数部分，且可编程延迟单元提供所述可变延迟的整数部分。
文档编号H03C3/09GK102273066SQ200980153932
公开日2011年12月7日 申请日期2009年12月9日 优先权日2008年12月9日
发明者丹尼尔·F·菲利波维奇, 加里·约翰·巴兰坦, 耿吉峰 申请人:高通股份有限公司