专利名称：数字时钟数据恢复器及其相关收发器的制作方法
技术领域：
本发明涉及串行数据通信方式中从数据位流(bit stream)输入恢复时钟信号及数据的时钟数据恢复器(clock data recovery ;CDR)及其相关收发器(transceiver)，尤其是时钟数据恢复器的所有电路中无模拟电路，仅由数字电路组成。
背景技术：
最近每秒千兆位(GB/s)的高速串行接口(serial link)通信方式开始普及，串行接口收发器被装在单一芯片内，这些串行接口方式芯片对芯片(chip-to-chip)通信中为了防止收信侧另行传送时钟信号，通过通信频道只传送数据。因此，为了处理每秒千兆位的串行数据位输入需要从串行数据位取出时钟信息与数据信息的时钟数据恢复(CDR)。现在业界一般采用通过模拟电路组成电压控制振荡器(VCO voltage controlled oscillator)与电荷栗 1 才目环电各(CPPLL ；charge pump phase-locked loop)方式。图1说明业界通常使用的电荷泵锁相环。参考图1就可得知，传统方式时钟数据恢复(CDR)电路由相位检波器(10)、频率检测器00)与电压控制振荡器(VC0;VOltage controlled oscillator ；30)及电荷激励电路G0)组成，传统方式时钟数据恢复电路的相位检波器(10)通过VC0(30)提供的时钟对串行数据位流进行采样，检测数据与边缘值以及采样数据的相位。此时，若相位测值发生延迟则说明当前的时钟频率慢，发生上升(UP)信号，开启晶体管(42)，起动电荷泵，增大电容的两端电压。结果，电压控制振荡器(30)的施加电压变大，因此振荡器的恢复时钟频率经调谐变大。与此相反，若相位检波器(10)采样时刻的相位太快，就需使时钟频率变小，发生下降(DN)信号，电荷激励电路G0)为了降低电容Gl)的两端电压起着电荷引出(pull down)作用。如上所述，传统方式时钟数据恢复电路反馈(feedback)电压控制振荡器(30)的输出，监控串行数据信号的检测相位，从而对恢复时钟进行细调。此时，若信号输入端恢复时钟的频率与串行数据输入频率之间有显著误差，频率检测器00)就跟通过锁定(lock) 及参考(reference)时钟频率对数据进行强制采样。如上所述的传统CPPLL(charge pump phase-locked loop)方式时钟数据恢复电路由模拟电路或模拟-数字混合电路组成。即，传统方式中相位检波器(10)与频率检测器(20)由数字电路组成，图1中的右侧块电压控制振荡器(VC0 ；30)及驱动电荷激励电路 (40)通常为由模拟电路所组成的模拟-数字混合电路。但随着最近半导体集成电路的集成度变得越来越复杂，设计规则(design rule) 将被缩小为一百纳米以下，逻辑门氧化膜厚度也按照比例法则被减小为数纳米或十纳米范围。半导体集成电路上的电容通常为逻辑门氧化膜电容，若逻辑门氧化膜的厚度被减小为纳米级别，传统方式构成电荷激励电路00)的电容将发生泄漏电流(leakagecurrent)显著增加的问题。因此，电压控制振荡器(30)的控制电压会受到泄漏电流的影响，纳米级别的半导体工程中通过细调恢复时钟的工程极不容易。况且，适用一百纳米以下比例缩小设计规则的半导体集成电路中电源电压小于 1.0V，结果将无法生成图1所示电荷激励电路00)所需的电流源(current source ；45)。若想利用MOS晶体管生成电流源，应使晶体管工作在饱和模式(saturation mode)下，为此电源线与接地线之间至少需要1.0V以上电压。因此，限制使用1.0V以下电源电压的一百纳米以下集成电路工程中将很难构成模拟电路方式电荷激励电路。
发明内容
技术课题因此，本发明的第一目的为，提供通过数字电路组成模拟电路方式电荷激励电路及电压控制振荡器电路并对所有时钟数据恢复器进行数字电路化的技术。本发明的第二目的为，当通过数字电路或数字滤波器把电荷激励电路及电压控制振荡器电路变换成数字电路时，为量化误差造成的抖动(jitter)问题与数字滤波器自身动作特性慢等问题提供解决方案及其构成结构。本发明的第三目的为，提供通过硬件方式控制数控振荡器的电路块大小的电路构成与最小化尖峰脉冲并以相同间隔均衡(equalize)频率调谐步骤的方法及其电路。本发明说明对所有时钟数据恢复器进行数字电路化的方法，解决模拟半导体集成电路中由泄漏电流(leakage current)所引起的抖动(jitter)问题，即使电源电压设计被限制为小于1. 0V,电路动作也不发生任何问题。另外，本发明为时钟数据恢复器的数字电路化过程中发生的诸多技术课题提供解决方法。为了达到上述目的，本发明中的时钟数据恢复器数字滤波器构成电荷激励电路， 用数控振荡器(DCO digitally controlled oscillator)构成电压控制振荡器，本发明中的数控振荡器由多个反相器链(multistage inverter chain)组成，向各反相器的供电电压与反相器之间生成可变电阻切换矩阵，调整电阻，结果，使用对振荡频率进行调谐的方式。
图1说明传统电荷泵锁相环(CPPLL ；charge pump phase-locked loop)收信器。图2说明用数字电路构成本发明时钟数据恢复器(CDR ；clock data recovery)。图3说明根据本发明的典型实施例用数字电路组成时钟数据恢复器。图4说明本发明时钟数据恢复器构成因素中二进制-段(Binary-to-Segment)温度计变换器(B2T)的动作原理。图5及图6说明根据本发明的典型实施例事先防止尖峰脉冲(glitch)的算法与数字电路的组成方法。图7说明根据本发明的典型实施例在可变电阻切换矩阵的行间添加垂直电阻 (vertical resistor)的过程，其目的在于电阻变化均等化(equalize)。图8说明本发明时钟数据恢复器中直接向前路径(direct forward path)的构成
图9及图10说明根据本发明的典型实施例在切换矩阵的行间另插入电阻后取得的频率调谐结果。图11说明根据本发明的典型实施例构成时钟数据恢复器块的积分路径 (integral path)0图12及图13说明利用本发明中的时钟数据恢复器恢复时钟的实施例。图14为本发明的实施例，说明1.2V电源及2.5(ib/S位传送速度条件下的 PRBS(231-1)模式。
具体实施例方式作为本发明具有代表性的实施例，PMOS晶体管阵列(array)由可变电阻切换矩阵组成，PMOS晶体管根据逻辑门的输入信号其电流将受到控制，将起到可变电阻作用。此时， 本发明为了均等化低位频率调谐步骤与高位频率调谐步骤提出了在切换矩阵的行间插入垂直电阻的方法。很显然，垂直电阻由PMOS晶体管组成，逻辑门接地。另外，为了解除数控振荡器(DCO)与模拟方式电压控制振荡器(VCO)相比较时量化误差所引起的抖动，本发明中通过第一次增量总和调制器(1st Σ Δ modulator)进行抖动(dithering)算法，比如，为了确保17位分辨率对10位MSB与7位LSB进行抖动处理后的数字信号输入中即使没有脉冲变化也可防止出错。当本发明中的时钟数据恢复器以二进制方式输入数控振荡器振荡频率控制码时控制电路规模就会变大，芯片大小也被增大，本发明采用了分段温度计(segmented thermometer)方式，以少量敷设线对数控振荡器进行调谐。本发明在申请项第一项乃至第七项中有详细记载，本发明中的数据时钟恢复器带有当前时钟，对串行输入数据进行采样，输出数据与边缘数字信号序列的相位检波器；对上述相位检波器的输出数据与边缘值的数字信号序列以各η位总线信号方式进行1 η变换的串并转换器(deserializer)；由多级反相器链(multi-stage inverter chain)组成且向构成上述反相器链的各反相器的供电电压与各反相器之间对供给电流进行数控的可变电阻切换矩阵，对供给电源的电流进行外部数控、发生经频率调整的时钟并提供给上述相位检波器的数控振荡器(DCO)；接收上述串并转换器的η位输出数据与η位边缘数据，生成温度计代码状数控代码并提供给上述数控振荡器的数字合成控制逻辑电路；接收上述相位检波器的输出数据与边缘并组成2位直接向前路径，以上述数字合成控制逻辑电路的η倍速度直接控制上述数控振荡器时钟频率的直接向前路径电路，上述构成因素都由数字电路组成，本发明提供以上述内容为特征的时钟数据恢复器。另外，本发明中构成时钟数据恢复器的数字合成控制逻辑电路包括接收上述串并转换器的η位输出数据与η位边缘数据并以-η +η范围级别输出频率增减命令代码的脉冲信号发生器；对上述脉冲信号发生器的脉冲信号输出进行积分并生成(m+k)位数字码的UR数字滤波器；对上述IIR数字滤波器的(m+k)位输出数字码中的低位LSB k位进行抖动(dithering)并输出由高位MSB组成的具有m位数字码(m+k)位分辨率的第一次增量总和调制器；把相当于上述第一次增量总和调制器的m位输出代码的共2">个频率调谐级别变换成2m/2+(2m/2-l)位温度计代码提供给构成上述数控振荡器的可变电阻切换矩阵的行与行敷设线的二进制-段温度计变换器；上述数控振荡器的时钟频率输出发生参考频率选定值以上的误差时，强制输入相当于上述参考频率数字码的频率检测器。另外，本发明中为了去除进行可变电阻切换矩阵数据变换时发生的尖峰脉冲，可变电阻切换矩阵的第一行元件在其所在的行码为"1"时变为"on"态，偶数行元件在其行码为"1"时变成"on"态，奇数行元件在其行码为"0"时变成"on"态。另外，为了对频率调谐步骤进行均等化本发明中构成数控振荡器的可变电阻切换矩阵为了频率调谐具备2m/2X2m/2元件与通电(power-up)时控制初期振荡的元件，上述元件由PMOS门电压控制电阻矩阵组成，最好在在行间插入逻辑门被接地的PMOS门电压控制电阻。以下通过图2乃至图14详细说明本发明中时钟数据恢复器的典型实施例及其特征。图2说明本发明中时钟数据恢复器的构成，如图2所示，作为本发明具有代表性的实施例，由相位检波器(PD ；10)、频率检测器(20)、数字滤波器(100)与数控振荡器(DC0 ； 200)组成。但在使用如图2所示的数字滤波器(100)与数控振荡器(DC0 ；200)的情况下通过数字电路组成时钟发生电路时实际上须解决技术问题。即，构成本发明中CDR的数控振荡器(200)按其特性实际上无法避开由量化误差(quantization error)所引起的抖动 (jitter)，为了减轻时间不确定性(time uncertainty)应当设计高分辨率数控振荡器。另外，当被输入到相位检波器(10)的串行数据(serial data)位流中没有脉冲变化时，例如，当11111111000...等〃 1"信号或〃 0〃信号没有连续脉冲变化时，相位及频率检测将发生误差累积现象。因此，本发明中的ADPLL(all_digital phase-locked loop)时钟数据恢复器为前述的量化误差发生问题与相位及频率检测累积误差发生问题等数字电路化过程提示技术解决方法。另外，如图2所示，构成本发明中时钟数据恢复器数字滤波器(100)块的动作速度很慢，约为数百MHz，很难对处理每秒数千兆位(GBPQ流串行输入数据的相位检波器(10) 进行同步。数字滤波器电路的动作速度慢，因此很难组成数字电路，对此本发明提示解决方案，具体如下。图3说明根据本发明中典型实施例的时钟数据恢复器的构成，如图3所示，本发明中时钟数据恢复器的特征具有千兆位传送速度的直接向前路径(direct forward path) 与数百兆赫左右低速积分路径(integral path)，即其组成区分合成控制逻辑电路(600) 块，合成控制逻辑电路(600)块通过1 8串并转换器(deserializer ;8)把串行数据 (serial data)变换成8位并行数据总线形态，进行八倍分频并传给数字滤波器逻辑电路。 这样，令数字合成控制逻辑电路(600)块的时钟速度减小为8分之一，结果数字滤波器电路可准确跟踪频率。图3为了便于说明本发明的构想进行1 8串并转换，17位中的7位被用于抖动用LSB，并生成10位数控代码，实施例举例说明了 32位温度计代码的生成，但本发明并不局限于此。数据采样器及重定时器(data sampler&retimer ；9)对串行数据输入进行采样，通过采样数据与边缘值进行XOR演算(65)，再通过积分器(66)对相位信息进行积分，控制数控振荡器O00)，在时钟恢复阶段起到适当的阻尼作用。S卩，通过如图3所示的直接向前路径(direct forward part)检测串行输入数据每秒千兆位数字数据流的采样数据与边缘相位，直接控制振荡器，并起到一种阻尼因素 (damping factor)效果，从而确保电路的调谐稳定性。同时，根据本发明的典型实施例以1 8比率进行串并转换(deserialize)的8 位总线输入数据及边缘信号将被输入到脉冲及加法器(up/dn&sum ；28)-8 +8之间的16 个级别被输出为4位信息，相乘4位相位的跟踪信息与滤波器系数，通过积分器09)进行积分，再通过数字积分器09)进行加法演算。同时，数字积分器09)的17位输出信息通过第一次增量总和调制器(300)被变换为10位信息，第一次增量总和调制器(300)不仅进行所谓的抖动(dithering)处理，如前所述，当检测结果显示输入串行数据信号为连续等值且无相位变化时解决频率误差累积问题。根据本发明的典型实施例，17位信息中高位10位表示正数，剩下7位表示小数点以下的值，并解决频率累积误差。即，当数字数据被连续输入为111···时，抖动电路将其值提供给小数点以下值并对量化误差进行补偿。同时，从第一次增量总和调制器(300)输出的10位数字信号通过二进制-段温度计变换器(400)被分成5位，并被变换为32位温度计(thermometer)总线，这样，10位数据经5位分段后变成32位x32位温度计信号，并可使硬件变小。图4说明本发明中构成时钟数据恢复器的二进制-段温度计变换器的动作原理， 如图4所示，反相器(inverter ;350)由反馈链所相连的环形振荡器组成。同时，可通过可变电阻(351)对环形振荡器反相器(350)的供给电流进行控制，调大可变电阻(351)大小， 环形发电机的振荡频率将随着供给电流发生变化，相反，若调低可变电阻(351)大小，振荡频率将发生增大。本发明中的二进制-段温度计变换器(400)着重把第一次增量总和调制器(300) 的10位总线输出信息，即210 = 1024级别输入为25X 25，即着重体现32 X 32切换矩阵。即， 本发明用32X 32切换矩阵代替IOM个控制线并对振荡频率进行调谐控制，比如，当表现级别 131 时为 131 = 32X4+3，4 为 MSB，行(row)显示〃 1111000…00"，所剩下的 3 为 LSB， 列(column)显示〃 11100··· 000〃。如图4所示，MSB 4 为共 32 位"11100... 000 〃，行显示，LSB 3 为"1110000... 000"，行显示，此时，当行数据为1时切换矩阵变为0N，当行数据为0时参照行数据，为1时变成0N，为0时变成0FF，就变成如图4所示。这样，10 个级别可由32 X 32切换矩阵所表现，这样，用64个左右规模的硬件代替了 10M级别硬件方式，就可大大减小硬件大小。但本发明中切换矩阵方式的分段温度计变换器的情况，当行代码由1变为0时或由0变为1时可发生尖峰脉冲(glitch)。即，比如在级别127 (127 = 32 X 3+31) - > 128 (128 =32X4+0)变换时控制数控振荡器(200)输入电流的分段温度计(400)切换矩阵的MSB 从(11100…0)变换为(11110000…0)，同时LSB由(11111…1)变换为(000···0)，此时LSB 所有位1 — 0，可发生信号噪音尖峰脉冲(glitch)，本发明中为了防止上述尖峰脉冲提示了解决方案。
图5及图6说明根据本发明的典型实施例可防止尖峰脉冲的切换矩阵方式分段温度计变换器的算法与组成方法，如图6所示，在MSB行(row)中区分偶数行与奇数行且翻转 (inverting)输入奇数行控制逻辑电路的输入端行数据，结果在MSB由0变为1时防止多数 LSB 同时由(1111··· 1)变换为(00···0)。如图6 所示，偶数行(even row cell)组成 OAI (OR-AND-1NVERT ；88)电路，OR 门输入当前的行On)与行(m)，当行码为"1"时开关变成"0N"态，相反，对奇数行(odd row cell)翻转(89)输入OAI行输入，当行码为"0"时开关变成"0N"态，这样，可确保常时只能对一个开关进行状态切换。S卩，本发明中构成数控振荡器的可变电阻切换矩阵为了频率调谐具备2m/2x2m/2 元件与通电(power-up)时控制初期振荡的元件，上述元件由PMOS门电压控制电阻矩阵组成，在行间插入逻辑门被接地的PMOS门电压控制电阻，第一行元件的逻辑门中输入被翻转的行数据，偶数行元件的逻辑门中输入行数据与行数据的OR演算结果与先行行数据的AND演算结果的OAKor-and-invert)演算结果，奇数行元件的逻辑门中输入被翻转(invert)的行数据与行数据的OR演算结果与先行行数据的AND演算结果的 not-0AI (not-or-and-invert)演算结果。本发明利用32X32位切换矩阵变更与供给电源相连的电阻，并控制振荡器的输入电流，但10M个电流级别中发生1- > 2转换时电流变化为100%，相反，发生1023- > 10M级别转换时其变化仅为0. 1%，因此需要变化量均等化(equalize)作业。这样，为了在切换矩阵中减小高位开关的影响并使其与低位开关影响均等，本发明中为了体现可变电阻因素(9Γ )而构成的第一 PMOS晶体管(91)的阵列把显示垂直电阻(92')的第二 PMOS晶体管(9 另插入行间，从而对电流变化率进行均等化 (equalize)0图7说明根据本发明的典型实施例向构成切换矩阵的电阻阵列添加到第一 PMOS 晶体管(91)，把第二 PMOS晶体管(92)插入到行间，从而实现电阻变化均等化的构成。图8说明本发明中构成时钟数据恢复器直接向前路径的块，如前所述，本发明中的时钟数据恢复器通过1 8串并转换器(8)对数控振荡器(200)进行调频，8位数据与8 位边缘信息被输入到控制逻辑电路(无图示)且输出32+32位温度计代码，为了确保反馈回路的稳定性2位向前路径连接相位检波器(9)与数控振荡器000)。本发明的特征为用电荷泵PLL取代传统方式电荷激励电路与RC回路滤波器，如图8所示的数控振荡器可由三极反相器链(3-stage inverter chain)组成，电源可由数控方式可变电阻(digitally controlled)组成。作为本发明具有代表性的实施例，数控可变电阻由10M个PMOS晶体管开关组成以便进行频率调谐，当电力上升时为了控制初期振荡构成96个开关。本发明中时钟数据恢复器的数控振荡器O00)为2位直接路径另具备调谐元件 (700)，并从相位检波器(9)接收脉冲信号，直接向前路径的调谐元件(700)与积分路径 (无图示)相比其速度快八倍，直接控制数控振荡器O00)的频率，从而确保电路稳定性。数控振荡器(200)根据CPROP值在1乃至8调谐元件之间对脉冲(UP/DNb)信号进行控制，从环路稳定性与频带宽度观点分析数控振荡器O00)的调谐步骤(fstep = fn+1/ fn)最好为均等。频率调谐步骤均等意味着随着数控代码增加频率以指数函数形式fn =fOfStepn发生增加。为此本发明在行间另插入PMOS晶体管并形成切换矩阵，这样，以近似于指数函数行码(row code)的方式调整电阻，令频率调谐接近于指数函数。图9及图10说明根据本发明在切换矩阵的行间另插入电阻时所取得的频率调谐结果，如图9所示，当本发明中构成时钟数据恢复器的数字振荡器把数控代码从0变换成 IOM级别时几乎等于理想值，另外，如图10所示，本发明中构成时钟数据恢复器的数控振荡器对控制代码的级别变化具有几乎均等的变化率。作为本发明中具有代表性的实施例，图11说明构成时钟数据恢复器块的积分路径，图11说明图3中合成控制逻辑电路(600)的动作原理，合成控制逻辑电路(fully synthesized control logic ；600)由脉冲(UP/DN)信号发生器 08)、IIR 滤波器(29) Jl 量总和调制器(300)、二进制-段温度计变换(400)频率检测器(31)组成。脉冲信号发生器08)从前端的1 8串并转换器(8)传送的16位信号生成_8 +8脉冲信号，同时，IIR滤波器09)对被输入的-8 +8范围的相位信息进行积分并生成 17位频率代码，用硬件构成具有17位分辨率的数控振荡器(DC0;200)极不容易，因此利用第一次增量总和调制器(IstOrder Σ Amodulator ；300)对17位中的LSB 7位进行抖动 (dithering)处理并生成MSB 10位频率控制代码。这样，适用抖动算法，当串行输入数据没有脉冲变化时可利用LSB 7位生成控制小数点以下的代码。图12及图13为利用本发明中的时钟数据恢复器恢复时钟的实施例。参考图12 及图13就可得知，中心频率的分辨率为8ppm，这相当于UR滤波器的17位分辨率，如图12 所示，杂散(spur)抖动频率也出现在312. 5MHz，这与输入串行数据的位传送率为2. 5Gb/s 时抖动逻辑电路以1/8速度动作相一致。量化效果在其领域将被变换成抖动(gitter)，图14说明1. 2V电源及2. 5Gb/s位传送速度下的PRBS 231-1模式，如图11所示，RMS抖动为7. 2PS，峰间抖动为47. 2PS，这对千兆位收发器的应用目的来说很充分。上述内容可帮助用户易于理解以下说明的发明专利申请范围，以下具体说明组成本发明专利申请范围的附加特征等，本发明相关领域的从事人员应记住本发明的概念与特定实施例可被应用到采用本发明及类似目的的其他结构设计或修改。另外，本发明相关领域的熟练人员为了实现本发明的相同目的可参考本发明的概念与实施例并使其应用到其他结构，另外，由相关技术领域的从事人员所主导的修改或变更等等价结构在不超出专利申请范围中技术的发明概念或范围可进行各种改进、替换及变更。产业应用可能性如上所述，本发明用数字电路组成了时钟数据恢复器的所有电路，在适用一百纳米以下设计规则的半导体工程中解决了传统方式模拟电荷泵PLL电路的VCO泄漏电流问题与难以体现电流源的问题。况且，本发明通过数字滤波器与数控振荡器(DCO)实现了调频用块，能克服传统方式模拟电路中由泄漏电流所引起的抖动问题与电源电压比例缩小所造成的电路设计难的问题，还具有可编程滤波器系数的特点。另外，本发明为了改善数字滤波器的动作速度分开确保环路稳定性的直接向前路径与积分路径，可通过附属时钟运作积分路径，通过抖动电路解决了量化噪音问题与调谐不均等问题。本发明中的时钟数据恢复器可在1.0V以下电源电压下被应用到千兆位传送速度收发器上。
权利要求
1.一种时钟数据恢复器，接收串行数据后恢复数据及时钟，其特征在于，上述数据时钟恢复器通过当前时钟对串行数据输入进行采样，输出数据与边缘数字信号序列的相位检波器；对上述相位检波器的输出数据与边缘值的数字信号序列以η位总线信号进行1η变换的串并转换器；由多级反相器链组成且在上述反相器链各反相器的供电电压与各反相器之间为了电流数字控制而调整电阻的可变电阻切换矩阵，通过外部数控控制电流、发生经频率调整的时钟并提供给上述相位检波器的数控振荡器；接收串并转换器的η位输出数据与η位边缘数据、生成温度计代码形态的数控代码后提供给上述数控振荡器的数字合成控制逻辑电路；接收上述相位检波器的输出数据与边缘并构成2位直接向前路径，以上述数字合成控制逻辑电路的η倍速度直接控制上述数控振荡器时钟频率的直接向前路径电路， 上述构成因素都由数字电路组成。
2.根据权利要求1所述的时钟数据恢复器，其特征在于，上述数字合成控制逻辑电路， 接收上述串并转换器的η位输出数据与η位边缘数据后输出-η +η范围内频率增减命令代码的脉冲信号发生器；对上述脉冲信号发生器的脉冲信号输出进行积分并生成(m+k)位数字码的UR数字滤波器；对上述UR数字滤波器输出的(m+k)位数字码中低位LSB k位进行抖动处理，输出由高位MSB所组成的m位数字码，具有(m+k)位分辨率的第一次增量总和调制器；把相当于上述第一次增量总和调制器m位输出代码的共2n个频率调谐级别变换成2^+(2^4)位温度计代码并提供给组成上述数控振荡器的可变电阻切换矩阵的行及行敷设线的二进制-段温度计变换器；上述数控振荡器的时钟频率输出与参考频率相比发生选定值以上的误差时，包括强制输入相当于上述参考频率数字码的频率检测器。
3.根据权利要求1所述的时钟数据恢复器，其特征在于，第一项中，构成上述数控振荡器的可变电阻切换矩阵为了频率调谐具备2s/2X2x/2元件与通电时控制初期振荡的元件， 第一行元件在其行(row)值为"1"时变成"on"态，偶数行元件在其行码为"1"时变为〃 on"态，奇数行元件在其行码为〃 0〃时变为〃 on"态。
4.根据权利要求1所述的时钟数据恢复器，其特征在于，构成上述数控振荡器的可变电阻切换矩阵为了频率调谐具备2x/2X2m/2元件与通电时控制初期振荡的元件，上述元件由 PMOS门电压控制电阻矩阵组成，在行间插入逻辑门被接地的PMOS门电压控制电阻。
5.根据权利要求1所述的时钟数据恢复器，其特征在于，第一项中，构成上述数控振荡器的可变电阻切换矩阵为了频率调谐具有2m/2X2m/2个元件与通电时为了控制初期振荡另具备元件，上述元件由PMOS门电压控制电阻矩阵组成，在行间插入逻辑门被接地的PMOS门电压控制电阻，第一行元件的逻辑门中输入被翻转的行(row)数据，偶数行元件的逻辑门中输入对行数据与行数据的OR演算结果以及先行行数据AND演算结果被翻转的OAI演算结果，奇数行元件的逻辑门中输入被翻转的行数据与行数据OR演算结果与先行行数据AND演算结果的not-OAI演算结果。
6.根据权利要求1所述的时钟数据恢复器，其特征在于，第一项中，上述直接向前路径电路对相位检波器的数据与边缘值进行XOR演算，生成脉冲信号，向上述数控振荡器可变电阻切换矩阵最下行的2m/2元件逻辑门提供脉冲信号，其速度与上述数字合成控制逻辑电路相比快η倍，对上述数控振荡器的频率进行调谐。
7.—种收发器，其特征在于，具备权利要求1至6中任一项所述的时钟数据恢复器。
全文摘要
本发明涉及使用数字滤波器电路(digital filter)与数控振荡器(DCO；digitally controlled oscillator)对所有电路进行数字电路化的时钟数据恢复器，本发明中的数控振荡器具备多个反相器链，向各反相器的供电电压与反相器之间组成可变电阻切换矩阵，调整供给电源并对振荡频率进行调谐。可变电阻切换矩阵使用PMOS晶体管阵列，但为了相互均等化低位频率调谐步骤与高位频率调谐步骤在切换矩阵的行间另插入垂直电阻。另外，为了解决抖动用第一次增量总和调制器组成抖动电路，适用分段温度计方式，以少量敷设线对数控振荡器进行调谐。
文档编号H03L7/08GK102484476SQ200980153861
公开日2012年5月30日 申请日期2009年1月22日 优先权日2009年1月22日
发明者吴道焕, 郑德均 申请人:株式会社环球网络系统, 首尔大学校产学协力团