一种高速低功耗的动态比较器的制造方法
【技术领域】
[0001]本发明涉及模拟集成电路技术领域，尤其涉及一种高速低功耗的动态比较器。
【背景技术】
[0002]比较器(Comparator)是诸多集成电路(IC)的重要组成模块，比如模数转换器(ADC)、跨导放大器(OTA)、电压基准源(VR)和时钟数据恢复电路(⑶R)，通过检测差分输入电压产生对应输出，显示幅度较大的输入电压信息。在现代通信系统中，伴随着便携设备对更轻重量和更小尺寸的不断需求，比较器需要以低功耗低成本的方式实现高速工作。然而，随着先进CMOS工艺尺寸的缩小(已到40nm和28nm，甚至更小)，核心电路的电源电压也跟着降低，但MOS管的阈值电压却不能以相同的比例降低，这限制了比较器的共模输入范围；更重要的是，为了能够实现高速操作，比较器中MOS管的尺寸需要更大，来补偿电源电压不断降低带来的影响，这就会带来更多额外的芯片面积占用和功耗消耗。
[0003]传统静态比较器的结构，如图1所示。该结构包括一对差分输入管、一个电流镜负载和一个电流源，会不断的比较两个输入信号，而不需要任何时钟信号来控制时序或使能，因此静态比较器一般可用在无法提供时钟信号的场合。然而，静态比较器会面临下冲和过冲的问题;而且，由于该结构的尾电流源一直工作，这会带来较大的静态功耗，尤其是在高速应用下。
[0004]传统静态锁存比较器的结构，如图2所示。该结构是在静态比较器的基础上引入了锁存信号latch，在复位阶段(latch信号处于低电平，两个锁存管M5a和M5b导通)，差分输出信号VOP和VON被拉低到地，四个MOS管Mla、Mlb、M2a和M2b构成预放大器，通过M3a和M3b分别把电流镜像到输出端VOP和V0N;另一方面，当latch信号变高，M5a和M5b均断开，流过M3a和M3b的电流将改变输出电压，进行再生过程。由于差分输入管(Mla和Mlb)的漏极和输出端(V0P和V0N)之间存在隔离，静态锁存比较器表现出低踢回噪声。然而，纯粹的静态功耗依旧让该结构无法再高速应用下被采用；另外，工作在电流受限区的M3a/M4a和M3b/M4b会拖慢该结构比较器的再生过程。
[0005]传统动态比较器的结构，如图3所示。该结构被广泛应用在高速ADC里，在比较操作前，CLK信号处于低电平，比较器进行复位操作，时钟控制管Mt断开，差分输出信号VOP和VON分别被预充电管M7和M8拉高到电源电压VDD;当CLK信号变成高电平，M7和M8断开，Mt导通，在VIP>VIN的情况下，所有的锁存管M3、M4、M5和M6开始再生过程，由于输入管Ml比M2提前导通，输出端VON比VOP更早被拉低到电压VDD-1 Vtp |，因此M6在M5之前导通，这时候VOP-VON就是被放大的输入差分电压VIP-VIN;最终，输出端VOP被拉低到地，VON被拉高到电源电压VDD;在VIP〈VIN的情况下，比较器工作情况反之亦然。动态比较器结合强正反馈完成快速比较，同时对噪声和失配具有良好的可靠性;另外，一旦比较过程完成，电流自动停止，也就是说没有静态功耗。然而，由于动态比较器堆叠了较多的MOS管，需要较大的电压余度来获得合适的延迟时间，这会在低压深亚微米CMOS工艺下引起问题；还有，Mt主要工作在三极管区，导致尾电流依赖于输入共模电压，这会不利于再生过程。
[0006]传统双尾动态比较器的结构，如图4所示。该结构作为动态比较器的另一种选择，包括了具有一对差分时钟控制尾电流管的输入级和锁存级。当CLK低电平时，比较器开始复位，M3和M4分别对节点FN和FP预充电；当CLK高电平时，比较器开始再生阶段，两个尾电流管Mt I和Mt2均导通，电压VFN和VFP开始以速率Mt I/CFN(P)降低，因此一个依赖于输入的差分电压AVFN(P)将建立起来；由Mll和M12构成的中间级把电压AVFN(P)传递到交叉耦合反相器(包括M7、M8、M9和M10)，也提供了输入输出之间良好的隔离效果，因此降低了踢回噪声。双尾动态比较器具有较少的堆叠MOS管，因此可工作在较低电源电压下；而且，该结构可以在锁存级使用较大电流完成快速锁存，在输入级使用较小电流保证低失调。然而，该结构的输入级仍需要较高的共模电压，在低电源电压下会造成麻烦;另外，在双尾动态比较器里需要使用一对差分时钟信号，这会带来额外的面积和功耗以及可能的时序问题。
【发明内容】
[0007]基于【背景技术】存在的技术问题，本发明提出了一种高速低功耗的动态比较器。
[0008]本发明提出的一种高速低功耗的动态比较器，包括前置放大电路和再生锁存电路；
[0009]前置放大电路包括时钟输出端、第一差分信号输入端、第二差分信号输入端、输出节点FN和输出节点FP;时钟输出端用于输出时钟信号CLK，第一差分信号输入端和第二差分信号输入端分别用于接入第一差分输入信号和第二差分输入信号；
[0010]前置放大电路连接直流电源，输出节点FN合成直流电源的输出电压VDD和第一差分输入信号以输出第一差分输出信号，输出节点FP合成直流电源的输出电压VDD和第二差分输入信号以输出第二差分输出信号;再生锁存电路与前置放大电路的输出节点FN和输出节点FP连接，其可用于对第一差分输出信号和第二差分输出信号进行锁存，并输出第一输出信号和第二输出信号；
[0011]所述高速低功耗的动态比较器根据时钟输出端输出的时钟信号CLK具有两种状态:第一状态下，第一差分输出信号、第二差分输出信号、第一输出信号和第二输出信号均处于复位状态;第二状态下，再生锁存电路对第一差分输出信号和第二差分输出信号进行锁存，并输出第一输出信号和第二输出信号。
[0012]优选地，前置放大电路包括:输入模块、时钟复位模块、交叉耦合模块和尾电流模块；
[0013]输出节点FN和输出节点FP通过输入模块分别连接第一差分信号输入端和第二差分信号输入端;输出节点FN和输出节点FP通过串联的输入模块和尾电流模块连接直流电源，尾电流模块与时钟输出端连接并由时钟信号CLK控制其通断;第一差分输出信号可通过交叉耦合模块控制输出节点FP对地导通或断开以控制第二差分输出信号拉低到地，第二差分输出信号可通过交叉耦合模块控制输出节点FN对地导通或断开以控制第一差分输出信号拉低到地；
[0014]输出节点FN和输出节点FP均通过时钟复位模块接地，时钟复位模块与时钟输出端连接并由时钟信号CLK控制其通断；
[0015]第一状态下，尾电流模块断路，时钟复位模块导通，第一差分输出信号和第二差分输出信号复位;第二状态下，尾电流模块导通，时钟复位模块断路，第一差分输出信号根据直流电源的输出电压VD D和第一差分输入信号升降，第二差分输出信号根据直流电源的输出电压VDD和第二差分输入信号升降。
[0016]优选地，交叉親合模块包括第一通断元件和第二通断元件，输出节点FN和输出节点FP分别通过第一通断元件和第二通断元件接地，输出节点FN与第二通断元件连接并通过第一差分输出信号控制第二通断元件工作状态，输出节点FP与第一通断元件连接并通过第二差分输出信号控制第一通断元件工作状态。
[0017]优选地，尾电流模块采用PMOS管Mt，其源极连接直流电源，其栅极连接时钟输出端，其漏极连接输入模块。
[0018]优选地，输入模块包括MOS管Ml和MOS管M2，交叉耦合模块包括MOS管M3和MOS管M4，第一通断元件为MOS管M5，第二通断元件为MOS管M6 ；
[0019]MOS管Ml的栅极和MOS管M2的栅极分别作为第一差分信号输入端和第二差分信号输入端；输出节点FN和输出节点FP分别通过MOS管Ml和和MOS管M2连接PMOS管Mt的漏极，并分别通过MOS管M5和MOS管M6接地，MOS管M5的栅极和MOS管M6的栅极均与时钟输出端连接；输出节点FN和输出节点FP分别通过MOS管M3和MOS管M4接地，输出节点FN和输出节点FP分别连接MOS管M4的栅极和MOS管M3的栅极。
[0020]优选地，MOS管Ml和MOS管M2为PMOS管，MOS管13、]?05管14、]\105管15和腸5管16为NMOS 管。
[0021]优选地，第一状态下，时钟信号CLK为高电平，第二状态下，时钟信号CLK为低电平。
[0022]优选地，再生锁存电路包括:第一控制模块、第二控制模块和交叉耦合反相器;第一控制模块、第二控制模块和交叉耦合反相器均与直流电源连接;输出节点FN和输出节点FP分别通过第一控制模块和第二控制模块连接交叉耦合反相器，第一控制模块和交叉耦合反相器之间设有输出端OP用于输出第一输出信号，第二控制模块和交叉耦合反相器之间设有输出端ON用于输出第二输出信号;再生锁存电路为完全对称结构。
[0023]优选地，第一控制模块包括MOS管M7、M0S管M13和MOS管M15，第二控制模块包括MOS管M8、M0S管M14和MOS管M16，交叉耦合反相器包括MOS管M9、M0S管MlO、M0S管Ml I和MOS管M12;其中，MOS 管 M7、M0S 管 M8、M0S 管 M9 和 MOS 管 MlO 均为 NMOS 管;MOS 管 Mll 和 MOS 管 M12、M0S 管M13、M0S管M14、M0S管M15、M0S管M16为PMOS管，且源极均连接直流电源；
[0024]交叉耦合反相器中设有节点⑶P和节点⑶N，节点⑶P分别连接MOS管MlI的漏极、MOS管M9的漏极、MOS管MlO的基极和MOS管M12的基极;节点CON分别连接MOS管M12的漏极、MOS管MlO的漏极、MOS管Ml I的基极和MOS管M9的基极；
[0025]输出节点FN分别连接MOS管M7的基极、MOS管M