专利名称：高速低串扰的预放大器、动态比较器及电路的制作方法
技术领域：
本发明涉及模拟电路设计领域，特别涉及一种高速低串扰的预放大器、具有该预放大器的动态比较器及电路。
背景技术：
动态比较器在低功耗电路中具有广泛的应用。基于锁存器的动态比较器一般由第一级预放大器和第二级锁存器构成。预放大器把待比较的信号放大到足够的电压差，然后锁存器将该电压差通过正反馈所存，从而得到比较的结果。预放大器的基本结构如图1所示。MNO管为偏置电流源，丽I和丽2管是差分输入对管，MP3和MP4管是负载管。ΜΝ0、MP3、MP4管的栅极都外接时钟信号CLK。理想情况下，电路是完全对称的。当CLK为低电平(O电位)的时候，MNO管截止；Vs电压足够高，使得丽I和丽2管也截止；Voutp和Voutn电压达到VDD，使得MP3和MP4管工作在线性区，但其漏源电压近似为0，因此PMOS中也没有电流。当CLK从O变为VDD的过程中，Vs电压下降，Voutp和Voutn电压同时下降。但当Vinp和Vinn不等的时候，输出节点电压下降的速度不同。如果Vinp>Vinn，则丽I管获得更多的电流，丽2管获得较少的电流，流过丽I管的大电流在负载上产生更大的压降，使得Voutn下降的速度更快,从而Voutn和Voutp的差放大了输入电压Vinp和Vinn的差。当CLK为VDD的 时候，MNO管进入线性区，但Vs=O,因此MNO管的电流为O ;Voutp和Voutn的电压也为0，使得输入管MNl和MN2的电流为O ;而MP3,MP4管处于截止区，其电流同样为O。综上所述，预放大器在时钟CLK的控制下，当CLK=O或者CLK=VDD的时候，预放大器的静态功耗都为0，仅在时钟从O到VDD切换的过程中实现对输入信号的放大。根据以上的分析，预放大器其实也可以看成是CLK作为输入信号，Voutp和Voutn作为输出响应的电路。在图1所示的预放大器的一条通路里，CLK信号加在MNO管的栅极，它需要通过MNO管在Vs节点建立响应，然后再通过丽I管和丽2管在输出节点产生响应。而Vs节点到交流地的等效电容将延缓输出电压的响应速度。另一方面，如图2所示，加在MNO管栅极的CLK信号通过CgdO - Cgsl对输入Vinp产生影响，加在MP3管栅极的CLK信号通过Cgd3 - Cgdl对输入Vinp产生影响。另一方面，加在MNO管栅极的CLK信号通过CgdO - Cgs2对输入Vinn产生影响，加在MP4管栅极的CLK信号通过Cgd4 - Cgd2对输入Vinn产生影响。当电路完全对称的时候，CLK信号对输入端的影响是一种共模干扰。然而当电路不对称的时候，这一共模干扰将转换为等效到输入端的差模干扰，从而降低比较器的精度。因此需要尽量抑制这一干扰信号的大小。
发明内容
本发明的目的在于提出一种高速、低时钟串扰的预放大器。另一目的在于提出一种具有这种预放大器的动态比较器。
又一目的在于提出一种具有这种动态比较器的电路。为实现上述目的，本发明采用以下技术方案
一种高速低串扰的预放大器，包括一对输入MOS管和一对负载MOS管，还包括第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第三MOS管和所述第四MOS管的栅极接时钟信号，所述第三MOS管的源极接其中一个输入MOS管的漏极，所述第三MOS管的漏极接所述第五MOS管的漏极,所述第四MOS管的源极接另一个输入MOS管的漏极,所述第四MOS管的漏极接所述第六MOS管的漏极，所述第五MOS管和所述第六MOS管的栅极接直流偏置电压，所述第五MOS管的源极接其中一个负载MOS管的漏极，所述第六MOS管的源极接另一个负载MOS管的漏极，所述一对输入MOS管的源极接地。可进一步采用以下一些技术方案
所述一对输入MOS管、所述第三MOS管和所述第四MOS管为NMOS管，所述一对负载MOS管、所述第五MOS管和所述第六MOS管为PMOS管。一种动态比较器，包括锁存器和所述预放大器。一种电路，包括所述的动态比较器。本发明的有益技术效果
本发明的预放大器将加有时钟信号的第三MOS管、第四MOS管放置在接近输出端的位置，以及加入第五MOS管和第六MOS管而产生的屏蔽作用，提高了预放大器的工作速度，另一方面，通过设置第三MOS管、第四MOS管、第五MOS管和第六MOS管，既增强了预放大器放大输入信号的能力，提高预放大器的增益，同时还降低了时钟信号对输入端的串扰。
图1是经典预放大器的电路原理 图2是经典预放大器中时钟信号通过MOS管电容向输入端串扰的示意 图3是本发明一个实施例的预放大器的电路原理 图4是图3所示的预放大器降低时钟串扰的原理示意图。
具体实施例方式下面结合附图，对本发明提出的高速、低时钟串扰预放大器的实施例作详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。为使描述简洁，下文中将一对输入MOS管丽1、丽2分别称为丽I管和丽2管，将第三MOS管丽3和所述第四MOS管MN4分别称为丽3管和MN4管，将第五MOS管MP5和第六MOS管MP6分别称为MP5管和MP6管，将一对负载MOS管MP7、MP8分别称为MP7管和MP8管。—个实施例的预放大器的电路原理图如图3所不。丽I管和丽2管为输入管,其源极直接接地，其栅极分别接输入电压Vinp和Vinn。丽3管和MN4管为时钟驱动的MOS管，它们和丽I管和丽2管构成cascode结构(构成共源共栅结构)，且丽3管和MN4管的漏极就是预放大器的输出电压Voutn和Voutp，其栅极外接时钟信号CLK。MP7管和MP8管为时钟驱动的负载MOS管，其栅极外接时钟信号CLK，MP5管和MP6管是其对应的cascode管，且MP5管和MP6管的栅极接直流偏置电压VB，漏极就是预放大器的输出电压Voutn和VoutpO一个实施例里，MNl管、MN2管、MN3管和MN4管为NMOS管，MP5管、MP6管、MP7管和MP8管为PMOS管。本领域技术人员将能理解，当预放大器工作的时候，在适当设计下，MP5管和MP6管主要工作在饱和区，使得cascode结构提供更高的输出阻抗，从而提高了预放大器的增
Mo与图1所示的传统预放大器相比，图3所示的预放大器中，受时钟信号CLK驱动的丽3管和MN4管更接近预放大器的输出节点。在预放大器的工作过程中，Vl和V2节点的电压始终保持在O电平附近。因此Vl和V2节点不会对预放大器的高频特性产生较大的影响，也就是说，图3所示的预放大器能工作在较高的速度。此外由于MP5管和MP6管对MP7管和MP8管的屏蔽作用，当MP5管和MP6管尺寸较小时，cascode结构对输出节点的电容性负载作用也减小了，因此也有利于提高预放大器的比较速度。另一方面，如图4所示，MP7管和MP8管栅极所加CLK信号通过MOS管电容向输入端Vinp和Vinn的耦合被MP5管和MP6管所隔断。而V1、V2节点的电压由于始终保持在O电位附近，因此加在丽3管和MN4管栅极的CLK信号通过Cgs3 - Cgdl向Vinp节点的耦合，以及通过Cgs4 - Cgd2向Vinn节点的耦合都比较小。综合来说，该预放大器的CLK信号对输入端的串扰比较小。在一些实施例里，一种动态比较器包括锁存器和所述高速、低时钟串扰的预放大器。在一些实施例里，一种电路包括所述的动态比较器。以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种高速低串扰的预放大器，包括一对输入MOS管和一对负载MOS管，其特征在于，还包括第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第三MOS管和所述第四MOS管的栅极接时钟信号，所述第三MOS管的源极接其中一个输入MOS管的漏极，所述第三MOS管的漏极接所述第五MOS管的漏极，所述第四MOS管的源极接另一个输入MOS管的漏极，所述第四MOS管的漏极接所述第六MOS管的漏极，所述第五MOS管和所述第六MOS管的栅极接直流偏置电压，所述第五MOS管的源极接其中一个负载MOS管的漏极，所述第六MOS管的源极接另一个负载MOS管的漏极，所述一对输入MOS管的源极接地。
2.如权利要求1所述的预放大器，其特征在于，所述一对输入MOS管、所述第三MOS管和所述第四MOS管为NMOS管，所述一对负载MOS管、所述第五MOS管和所述第六MOS管为PMOS 管。
3.一种动态比较器，包括预放大器和锁存器，其特征在于，所述预放大器为如权利要求I或2所述的预放大器。
4.一种电路，其特征在于，包括如权利要求3所述的动态比较器。
全文摘要
一种高速低串扰的预放大器，包括一对输入MOS管、一对负载MOS管、、第三MOS管、第四MOS管、第五MOS管和第六MOS管，所述第三MOS管和所述第四MOS管的栅极接时钟信号，所述第三MOS管的源极接其中一个输入MOS管的漏极，所述第三MOS管的漏极接所述第五MOS管的漏极，所述第四MOS管的源极接另一个输入MOS管的漏极，所述第四MOS管的漏极接所述第六MOS管的漏极，所述第五MOS管和所述第六MOS管的栅极接直流偏置电压，所述第五MOS管的源极接其中一个负载MOS管的漏极，所述第六MOS管的源极接另一个负载MOS管的漏极，所述一对输入MOS管的源极接地。还公开了一种具有该预放大器的动态比较器及电路。该预放大器能提高增益，加快比较速度，且降低时钟信号对输入端的串扰。
文档编号H03M1/12GK103036508SQ20121055499
公开日2013年4月10日 申请日期2012年12月20日 优先权日2012年12月20日
发明者王自强, 姜珲, 张春, 麦宋平, 陈虹, 王志华 申请人:清华大学深圳研究生院