占空比校正电路和占空比校正方法

专利名称：占空比校正电路和占空比校正方法
技术领域：
本发明涉及占空比校正电路和占空比校正方法。
背景技术：
随着近期朝着专用集成电路(ASIC)、微处理器等等的低压操作和高速的趋势， 存储器接口变得日益更快。尤其地，在双数据率(DDR)模式下，被馈送到电路的时钟的 占空比的偏差是建立/保持特性恶化的主要影响因素。日本未经审查的专利申请公布 No. 2002-190196和2007-121114公开了一种校正时钟占空比的方法。此外，与时钟的情况一样，由于输入电路或者其它电路的特性导致诸如数据或者 地址的异步信号的占空比的偏差也是建立/保持特性恶化的主要影响因素。日本未经审查 的专利申请公布No. 2006-012363和2006-013990公开了一种校正数据延迟量的技术。图8是描述本发明的主题的视图，其示出时钟占空比校正电路的示例。占空比校 正电路包括用于数据的输入缓冲器1、用于时钟的输入缓冲器2、占空调节器4、占空比较器 5、以及锁存电路6。数据输入缓冲器1将外部数据信号IN_EX转换为内部数据信号IN。然后内部数据 信号IN被输入至锁存电路6。时钟输入缓冲器2整形从半导体存储器件输入的外部时钟信号CLK的波形并且将 其转换为要在半导体存储器件内部使用的信号电平。然后时钟输入缓冲器2输出时钟信号 P_CLK0占空调节器4基于从占空比较器5反馈的电势信号DUTY_DC校正从输入缓冲器2 输出的时钟信号P_CLK的占空比。然后占空调节器4将内部时钟信号IN_CLK输出至锁存 电路和占空比较器5。占空比较器5监测内部时钟信号IN_CLK的占空比并且在每个周期中积分占空比 的偏差。然后占空比较器5输出电势信号DUTY_DC。在此构造下，内部时钟信号IN_CLK的 占空比能够被校正。图9A示出相对于外部时钟信号CLK的外部数据信号IN_EX的理想波形。外部数据 信号IN_EX被输入为使得在相对于外部时钟信号CLK的数据表等等中描述的建立时间(TS) 和保持时间(TH)的时段期间是有效的。具体地，外部数据信号IN_EX(H)像“L，H，L”那样变化，以便于在建立时间TS和保 持时间TH的时段期间为H。另一方面，外部数据信号IN_EX(H)像“H，L，H”那样变化，以便 于在建立时间TS和保持时间TH的时段期间为L。图9B中的内部时钟信号IN_CLK和内部数据信号IN(H)和IN(L)示出图9A中的外部时钟信号CLK和外部数据信号IN_EX(H)和IN_EX(L)已经经过输入缓冲器1或者2等等并且到达锁存电路6的点的信号。在内部数据信号IN(H)从H变成L的时间与内部数据信号IN(L)从L变成H的时 间之间的偏差被称为占空偏差时间TD。如图9B中所示，通过经过输入缓冲器1等等，数据 的占空偏差时间TD的长度恶化相对于内部时钟信号IN_CLK的保持时间TH。因此，必须也 如上所述地校正数据或者地址的占空比。然而，还存在下述问题，用于时钟的占空比较器5和占空调节器4不能用于诸如数 据或者地址的异步信号。在下文中描述理由。假如诸如数据或者地址的异步信号满足相对于外部时钟信号CLK的数据表等等 中描述的建立时间和保持时间，在其它的时间内异步信号可能具有H或者L的信号电平。因此，例如，如图10中所示，在内部数据信号IN相对于的外部时钟信号CLK像“L、 L、H”那样变化的情况下，即使没有由于用于数据的输入缓冲器1导致占空比的偏差也调整 具有T_IN的周期的信号的占空比。在这样的情况下，占空比被错误地确定为偏低的1/3 = 33 % ο

发明内容
本发明的实施例的第一示例性方面是占空比校正电路，该占空比校正电路包括时 钟输入缓冲器，该时钟输入缓冲器接收第一时钟信号；时钟占空调节器，该时钟占空调节器 基于校正信号调节从时钟输入缓冲器输出的第二时钟信号的占空比并且生成第三时钟信 号；数据输入缓冲器，该数据输入缓冲器接收第一数据信号；数据占空调节器，该数据占空 调节器基于校正信号调节从数据输入缓冲器输出的第二数据信号的占空比并且生成第三 数据信号；以及占空比较器，该占空比较器基于第三时钟信号生成校正信号。本发明的实施例的第二示例性方面是占空比校正方法，该占空比校正方法包括通 过时钟输入缓冲器从输入第一时钟信号生成第二时钟信号；通过数据输入缓冲器从输入第 一数据信号生成第二数据信号；通过基于校正信号调节第二时钟信号的占空比生成第三时 钟信号；通过基于校正信号调节第二数据信号的占空比生成第三数据信号；以及基于第三 时钟信号生成校正信号。能够通过使用基于第三时钟信号生成的校正信号调节第二数据信号的占空比。根据上述的实施例，能够提供能够校正异步信号的占空比的占空比校正电路。


结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特 征将更加明显，其中图1是根据本发明的第一示例性实施例的占空比校正电路的框图；图2是根据本发明的第一示例性实施例的占空比较器的示例；图3是根据本发明的第一示例性实施例的占空调节器的示例；图4是根据本发明的第二示例性实施例的占空比校正电路的框图；图5是根据本发明的第二示例性实施例的占空比较器的示例；图6是根据本发明的第二示例性实施例的占空比较器的内波形；
图7是根据本发明的第二示例性实施例的占空调节器的示例；图8是占空比校正电路的框图以描述本发明的主题；图9A和图9B分别是外部数据信号和内部数据信号的波形图；以及图10是作为问题的输入波形的示例。
具体实施例方式在下文将会相对于附图描述本发明的示例性实施例。在下文提供的解释仅阐述本 发明的示例性实施例，并且本发明不限于下述示例性实施例。下面的描述和附图被适当地 缩减并且被简化以使解释清楚。应注意的是，在本说明书中所涉及到的数据信号包括地址信号。[第一示例性实施例]图1是根据本发明的第一示例性实施例的占空比校正电路的框图。例如，占空比 校正电路被用于半导体存储器件。占空比校正电路包括用于数据的输入缓冲器101、用于 时钟输入缓冲器102、用于数据的占空调节器103、用于时钟的占空调节器104、占空比较器 105以及锁存电路106。诸如数据或者地址的外部数据信号IN_EX从半导体存储器件的外部输入至输入 缓冲器101。输入缓冲器101整形输入外部数据信号IN_EX的波形并且将其转换为要在半 导体存储器件的内部使用的信号电平。外部时钟信号CLK从半导体存储器件的外部输入至输入缓冲器102。输入缓冲器 102整形输入外部数据信号CLK的波形并且将其转换为要在半导体存储器件的内部使用的 信号电平。输入缓冲器101和102优选具有相同的电路构造。占空调节器103被连接至输入缓冲器101并且接收从输入缓冲器101输出的数据 信号P_IN。占空调节器103被连接至占空比较器105并且接收从占空比较器105输出的电 势信号DUTY_DC。占空调节器103基于电势信号DUTY_DC校正从输入缓冲器101输出的数 据信号P_IN的占空比。然后占空调节器103将内部数据信号IN输出至锁存电路106。占空调节器104被连接至输入缓冲器102并且接收从输入缓冲器102输出的时钟 信号P_CLK。占空调节器104还被连接至占空比较器105并且接收从占空比较器105输出 的电势信号DUTY_DC。占空调节器104基于电势信号DUTY_DC校正从输入缓冲器102输出 的数据信号P_CLK的占空比。然后占空调节器104将内部时钟信号IN_CLK输出至锁存电 路106和占空比较器105。占空调节器103和104优选具有相同的电路构造。占空调节器105被连接至占空调节器104并且接收从占空调节器104输出的内部 时钟信号IN_CLK。占空调节器105还监测内部时钟信号IN_CLK的占空比并且在每个周期 中积分占空比的偏差。然后占空比较器105将电势信号DUTY_DC输出至占空调节器103和 104。如上所述，锁存电路106被连接至占空调节器103和104并且接收其占空比已经 通过各自的调节器进行校正的内部时钟信号IN_CLK和内部数据信号IN。图2示出占空比较器105的示例。
时钟信号PP是与内部时钟信号IN_CLK同相并且添加一定长度的延迟的信号。另 一方面，时钟信号PN是与内部时钟信号IN_CLK反相并且添加与时钟信号PP相同的长度的 延迟的信号。时钟信号PP和PN被输入至由P沟道M0S晶体管P5和P6以及N沟道M0S晶体管 N5和N6构成的差分放大器。具体地，时钟信号PP和PN分别被输入至N沟道M0S晶体管 N5和N6的栅极。组成差分放大器的P沟道M0S晶体管P5和P6的源极都被连接至电源VDD。P沟 道M0S晶体管P5和P6的漏极分别被连接至N沟道M0S晶体管N5和N6的漏极。P沟道M0S 晶体管P5和P6的栅极分别被连接至它们自己的漏极。组成差分放大器的N沟道M0S晶体管N5和N6的源极都被连接至电流源II的一 端。电流源II的另一端被接地。N沟道M0S晶体管N5和N6的漏极分别被连接至P沟道 M0S晶体管P5和P6的漏极。此外，从P沟道M0S晶体管P5和N沟道M0S晶体管N5的漏极被相互连接的结点 输出差分放大器输出信号VHDUTYL。该结点还被连接至电容器C1的一端。电容器C1的另 一端被接地。此外，从P沟道M0S晶体管P6和N沟道M0S晶体管N6的漏极被相互连接的结点 输出差分放大器输出信号VHDUTYH。该结点还被连接至电容器C2的一端。电容器C2的另 一端被接地。在内部时钟信号IN_CLK的占空比低的情况下，在一个周期中当N沟道M0S晶体 管N5导通时的时段变得较短并且当N沟道M0S晶体管N6导通时的时段变得较长。结果， VHDUTYL变得较高，并且VHDUTYH变得较低。因此，在VHDUTYL和VHDUTYH之间出现电势差。相反地，当内部时钟信号IN_CLK的占空比高时，VHDUTYL变得较低，并且VHDUTYH
变得较高。图3示出占空调节器104的示例。占空调节器104包括被串联地连接的两个时钟反相器和反相器107。时钟信号P_ CLK被输入至第一级的时钟反相器，并且从反相器107输出内部时钟信号IN_CLK。第一级的时钟反相器由P沟道M0S晶体管P1和P2以及N沟道M0S晶体管附和 N2组成。P沟道M0S晶体管P1的源极被连接至电源VDD，并且P沟道M0S晶体管P1的漏极 被连接至P沟道M0S晶体管P2的源极。P沟道M0S晶体管P2的漏极被连接至N沟道M0S 晶体管附的漏极。N沟道M0S晶体管附的源极被连接至N沟道M0S晶体管N2的漏极。N 沟道M0S晶体管N2的源极被接地。时钟信号P_CLK被输入至P沟道M0S晶体管P2的栅极和N沟道M0S晶体管附的 栅极。另一方面，从占空比较器105输出的信号VHDUTYL被输入至P沟道M0S晶体管P1的 栅极和N沟道M0S晶体管N2的栅极。然后，从P沟道M0S晶体管P2的漏极和N沟道M0S 晶体管m的漏极被相互连接的结点输出第一级的时钟反相器的输出信号。第二级的时钟反相器由P沟道M0S晶体管P3和P4以及N沟道M0S晶体管N3和 N4组成。P沟道M0S晶体管P3的源极被连接至电源VDD，并且P沟道M0S晶体管P3的漏极 被连接至P沟道M0S晶体管P4的源极。P沟道M0S晶体管P4的漏极被连接至N沟道M0S 晶体管N3的漏极。N沟道M0S晶体管N3的源极被连接至N沟道M0S晶体管N4的漏极。N沟道M0S晶体管N4的源极被接地。来自于第一级的时钟反相器的输出信号被输入至P沟道M0S晶体管P4的栅极和N 沟道M0S晶体管N3的栅极。另一方面，从占空比较器105输出的信号VHDUTYH被输入至P 沟道M0S晶体管P3的栅极和N沟道M0S晶体管N4的栅极。然后，从P沟道M0S晶体管P4 的漏极和N沟道M0S晶体管N3的漏极被相互连接的结点输出第二级的时钟反相器的输出 信号 DRVCLK。第二级的时钟反相器的输出信号DRVCLK被输入至反相器107。然后反相器107反 转并且整形第二级的时钟反相器的输出信号DRVCLK并且将其输出作为内部时钟信号IN_ CLK。在下文描述电路的操作。例如，在时钟信号P_CLK的占空比高于50%的情况下，VHDUTYH高于VHDUTYL。因 此，P沟道M0S晶体管P1的栅源电压(Vgs)增加，并且N沟道M0S晶体管N2的栅源电压 (Vgs)减少。因此，第一级的时钟反相器的输出的占空比高于内部时钟信号IN_CLK的占空 比。在这样的情况下，在第二级的时钟反相器中，因为VHDUTYH高，所以P沟道M0S晶 体管P3的栅源电压(Vgs)减少，并且N沟道M0S晶体管N4的栅源电压(Vgs)增加。因此， 当VHDUTYH高于VHDUTYL时，第二级的时钟反相器的输出信号DRVCLK的占空比变得较低。相反地，在时钟信号P_CLK的占空比低于50%的情况下，第二级的时钟反相器的 输出信号DRVCLK的占空比变得较高。相对于具有50%的占空比的正常输入信号的占空比的偏差的主要原因是输入缓 冲器的“L”的传输时间(从当外部时钟信号CLK变成“L”时到当时钟信号P_CLK变成“L” 时的时间段)与“H”的传输时间(从当外部时钟信号CLK变成“H”时到当时钟信号？_0^ 变成“H”时的时间段)之间的差。通过使传输时间相互一致来校正占空比的偏差。另一方面，“H”的传输时间(从当IN_EX变成“H”时到当P_IN变成“H”时的时间 段)与“L”的传输时间(从当IN_EX变成“L”时到当P_IN变成“L”时的时间段)之间的 差也出现在异步外部数据(地址)中。这是数据(地址)的占空比的偏差。如本示例性实施例中所述，通过使用相同的电路构造的输入缓冲器，使得是同步 信号的时钟信号P_CLK的占空比的偏差与是异步信号的数据信号P_IN的占空比的偏差变 得相等。因此，通过将时钟信号？_11(的占空比校正值(在本示例性实施例中是电势信号 DUTY_DC)输入至数据信号P_IN的占空调节器，能够校正数据信号P_IN的占空比。[第二示例性实施例]在下文中参考图4描述本发明的第二示例性实施例。根据本示例性实施例的占空调节器203和204的电路构造不同于根据第一示例性 实施例的占空调节器103和104的电路构造。此外，根据本示例性实施例的占空比较器205 不同于根据第一示例性实施例的占空比较器105。此外，在本示例性实施例中，在占空比较 器205的后级中添加了控制电路208。在此构造中，从控制电路208输出控制逻辑信号DUTY_SEL，代替从根据第一示例 性实施例的占空比较器105输出的电势信号DUTY_DC，并且将该控制逻辑信号DUTY_SEL输 入至占空调节器203和204。通过控制逻辑信号DUTY_SEL，与电势信号DUTY_DC相比较，能够期待电路更加稳定地进行操作以避免噪声。其它的构造与如图1中所示的相同并且从而 没有进行多余的描述。图5是根据本示例性实施例的占空比较器205的示例。占空比较器205包括电流 源12、比较目标时钟输入M0S晶体管N10和附1、负载M0S晶体管P13和P14、预充电M0S晶 体管P10、P11以及P12、输入控制电路212a和212b、电容器C3至C6、以及比较输出的比较 器 216。预充电M0S晶体管P10、P11以及P12是P沟道晶体管。预充电信号PRE被输入至 预充电M0S晶体管P10、P11以及P12的栅极。预充电M0S晶体管P10和P11的源极被连接 至电源VDD。预充电M0S晶体管P10和P11的漏极分别被连接至预充电M0S晶体管P12的 源极或者漏极。负载M0S晶体管P13和P14是P沟道晶体管。负载M0S晶体管P13和P14的源极 分别被连接至预充电M0S晶体管P10和P11的漏极。比较目标时钟输入M0S晶体管N10和 mi是N沟道晶体管。比较目标时钟输入M0S晶体管N10和Nil的源极都被连接至电流源 12的一端。电流源12的另一端被接地。比较目标时钟输入M0S晶体管N10和mi的漏极 分别被连接至负载M0S晶体管P13和P14的漏极。OR栅极213a和213b的输出信号分别被输入至负载M0S晶体管P13和P14的栅 极。与内部时钟信号IN_CLK同相的时钟信号LCLK0ET和检测开始信号LDCSMT的反转信号 被输入至OR栅极213a。与内部时钟信号IN_CLK反相的反转时钟信号LCLK0EB和检测开始 信号LDCSMB的反转信号被输入至OR栅极213b。AND栅极214a和214b的输出信号分别被输入至比较目标时钟输入M0S晶体管N10 和mi的栅极。时钟信号LCLK0ET和检测开始信号LDCSMT被输入至AND栅极214a。反转 时钟信号LCLK0EB和检测开始信号LDCSMB被输入至AND栅极214a。然后，从比较目标时钟输入M0S晶体管mo的漏极和负载M0S晶体管P13的漏极 被相互连接的结点输出输出信号DUTY_LB。此外，从比较目标时钟输入M0S晶体管mi的漏 极和负载M0S晶体管P14的漏极被相互连接的结点输出输出信号DUTY_HB。输出信号DUTY_LB和输出信号DUTY_HB被连接至比较器216。此外，输出信号 DUTY_LB被连接至电容器C3和C4的一端。电容器C3的另一端被连接至电源VDD，并且电 容器C4的另一端被接地。同样地，输出信号DUTY_HB被连接至电容器C5和C6的一端。电 容器C5的另一端被连接至电源VDD，并且电容器C6的另一端被接地。在下文参考图6的时序图描述电路的操作。首先，作为占空检测的准备，预充电信号PRE被输入至预充电M0S晶体管P10、P11 以及P12的栅极。通过预充电，输出信号DUTY_HB和DUTY_LB的信号电平上升到电源电势 VDD。接下来，通过检测开始信号LDCSMT/B的激活开始检测。在当时钟信号LCLK0ET是 高电平“H”时的时段期间，N沟道M0S晶体管N10处于导通状态。因此，积累的电荷被部分 放电，并且输出信号DUTY_LB的电势变得较低。在当反转时钟信号LCLK0EB是高电平“H” 时的时段期间，N沟道M0S晶体管Nil处于导通状态。因此，积累的电荷被部分放电，并且 输出信号DUTY_HB的电势变得较低。在当时钟信号LCLK0ET/B是低电平“L”时的时段期间，N沟道M0S晶体管N10和
8Nil处于截止状态，并且输出信号DUTY_HB和DUTY_LB的电势被保持。因此与时钟的高电平 时段的长度成比例地，输出信号DUTY_HB和DUTY_LB的电势变低。例如，时钟被输入两个周 期，并且这时比较器216比较输出信号DUTY_HB和DUTY_LB的电势，确定电势之间的差并且 输出确定信号LDCT。当时钟占空比相同时，输出信号DUTY_HB和DUTY_LB的电势相等。另一方面，例如， 假定占空比是40% (在周期时段中高电平“H”的时段是40%)并且存在占空比的偏差的 情况。在这样的情况下，反转时钟信号LCLK0EB被输入到的N沟道M0S晶体管附1的导通 时段长于时钟信号LCLK0ET被输入到的N沟道M0S晶体管W0的导通时段。因此，输出信 号DUTY_HB的电势低于输出信号DUTY_LB的电势。相反地，在60%的占空比的情况下，时钟信号LCLKOET被输入到的N沟道MOS晶体 管附0的导通时段长于反转时钟信号LCLKOEB被输入到的N沟道MOS晶体管附1的导通时 段。因此，输出信号DUTY_LB的电势低于输出信号DUTY_HB的电势，如图6中所示。这样， 通过在与占空比成比例的时段中放电被充电到电源电势VDD的电势生成电势差。然后通过 比较器比较电势差，从而检测占空比的偏差。图7是占空调节器204的示例。在占空调节器204中，P沟道MOS晶体管开关P8、 P9、……、Pn的漏极被连接至P沟道MOS晶体管P7的源极。P沟道MOS晶体管开关P8、 P9、……、Pn的源极被连接至电源VDD。另一方面，N沟道MOS晶体管开关N8、N9、……、 Nn的漏极被连接至N沟道MOS晶体管N7的源极。N沟道MOS晶体管开关N8、N9、……、Nn 的源极被接地。控制逻辑信号IDP8被连接至P沟道MOS晶体管开关P8的栅极，控制逻辑信号IDP9 被连接至P沟道MOS晶体管开关P9的栅极，并且控制逻辑信号IDPn被连接至P沟道MOS 晶体管开关Pn的栅极。另一方面，控制逻辑信号IDN8被连接至N沟道MOS晶体管开关N8 的栅极，控制逻辑信号IDN9被连接至N沟道MOS晶体管开关N9的栅极，并且控制逻辑信号 IDNn被连接至N沟道MOS晶体管开关Nn的栅极。“n”的值取决于占空调整的步骤的数目。从P沟道MOS晶体管P7的漏极和N沟道MOS晶体管N7的漏极被相互连接的结点 输出的时钟信号0_化1(被输入至反相器211。然后反相器211反转并且整形时钟信号0_化1( 并且将其输出作为内部时钟信号IN_CLK。在相对于时钟信号P_CLK延长内部时钟信号IN_CLK的“L”宽度的情况下，与调节 量相对应的来自于控制逻辑信号IDN8至IDNn的信号的所选择的数目被设置为“L”。“L” 被输入到的N沟道MOS晶体管开关N8到Nn被截止。结果，N沟道MOS晶体管N7的电流容 量被减少，并且时钟信号D_CLK的“L”输出被延迟。在这样的情况下，因为P沟道MOS晶体 管P7的电流容量保持相同，“H”输出没有发生变化。因此，通过反相器211整形并且反转 的内部时钟信号IN_CLK的“L”宽度能够被延伸。相反地，在相对于时钟信号P_CLK延长内部时钟信号IN_CLK的“H”宽度的情况下， 与调整量相对应的来自于控制逻辑信号IDP8至IDPn的信号的所选择的数目被设置为“H”。 “H”被输入到的P沟道MOS晶体管开关P8到Pn被截止。结果，P沟道MOS晶体管P7的电 流容量被减少，并且时钟信号D_CLK的“H”输出被延迟。在这样的情况下，因为N沟道MOS 晶体管N7的电流容量保持相同，所以“L”输出没有发生变化。因此，通过反相器211整形 并且反转的内部时钟信号IN_CLK的“H”宽度能够被延伸。
控制逻辑信号IDP8至IDPn和IDN8至IDNn形成图4中所示的控制逻辑信号DUTY_ SEL。通过如上所述的占空比较器205和控制电路208确定控制逻辑信号DUTY_SEL。从而 能够自动地校正时钟的占空比。通过使用控制逻辑信号DUTY_SEL作为异步外部数据信号 IN_EX的校正值，还能够校正外部数据信号IN_EX的占空比。虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本 发明可以在所附的权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上 述的示例。此外，权利要求的范围不受到上述的示例性实施例的限制。此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期 的审查过程中对权利要求进行过修改亦是如此。
权利要求
一种占空比校正电路，包括时钟输入缓冲器，用于接收第一时钟信号；时钟占空调节器，用于基于校正信号来调节从所述时钟输入缓冲器输出的第二时钟信号的占空比，并且生成第三时钟信号；数据输入缓冲器，用于接收所述第一数据信号；数据占空调节器，用于基于所述校正信号来调节从所述数据输入缓冲器输出的第二数据信号的占空比，并且生成第三数据信号；以及占空比较器，用于基于所述第三时钟信号来生成所述校正信号。
2.根据权利要求1所述的占空比校正电路，其中， 所述第一数据信号是异步信号。
3.根据权利要求1所述的占空比校正电路，其中，所述时钟输入缓冲器的电路构造和所述数据输入缓冲器的电路构造相同。
4.根据权利要求1所述的占空比校正电路，其中，所述时钟占空调节器的电路构造与所述数据占空调节器的电路构造相同。
5.根据权利要求1所述的占空比校正电路，进一步包括 锁存电路，用于接收所述第三时钟信号和所述第三数据信号。
6.根据权利要求1所述的占空比校正电路，其中，所述时钟占空调节器和所述数据占空调节器包括差分放大器，所述差分放大器用于接 收与所述第三时钟信号同相的信号和与所述第三时钟信号反相的信号。
7.根据权利要求1所述的占空比校正电路，其中， 所述占空比较器包括被串联地连接的多个时钟反相器。
8.根据权利要求1所述的占空比校正电路，其中，所述占空比较器包括 反相器，所述反相器包括第一 P沟道晶体管和第一 N沟道晶体管；多个P沟道晶体管，所述多个P沟道晶体管被并联地连接在所述第一 P沟道晶体管的 源极和高电势电源之间；以及多个N沟道晶体管，所述多个N沟道晶体管被并联地连接在所述第一 N沟道晶体管的 源极和低电势电源之间。
9.一种占空比校正方法，包括通过时钟输入缓冲器从输入的第一时钟信号生成第二时钟信号；通过数据输入缓冲器从输入的第一数据信号生成第二数据信号；通过基于校正信号来调节所述第二时钟信号的占空比，生成第三时钟信号；通过基于所述校正信号来调节所述第二数据信号的占空比，生成第三数据信号；以及基于所述第三时钟信号生成所述校正信号。
全文摘要
本发明涉及占空比校正电路和占空比校正方法。占空比校正电路包括时钟输入缓冲器，用于接收第一时钟信号；时钟占空调节器，用于基于校正信号调节从时钟输入缓冲器输出的第二时钟信号的占空比并且生成第三时钟信号；数据输入缓冲器，用于接收第一数据信号；数据占空调节器，用于基于校正信号调节从数据输入缓冲器输出的第二数据信号的占空比并且生成第三数据信号；以及占空比较器，用于基于第三时钟信号生成校正信号。
文档编号H03K5/156GK101826860SQ201010126178
公开日2010年9月8日 申请日期2010年2月25日 优先权日2009年3月2日
发明者菊池和贵 申请人:恩益禧电子股份有限公司