专利名称：无源超高频电子标签芯片数字基带处理器及其控制方法
技术领域：
本发明属于射频识别技术领域，尤其涉及一种射频识别系统中面向超高频(UHF) 频段的射频识别(RFID)电子标签芯片数字基带处理器。
背景技术：
射频识别(RFID，Radio Frequency Identification)技术是利用射频方式进行远 距离的通信以达到物品识别的目的，可用来追踪和管理几乎所有物理对象，在工业自动化， 商业自动化，交通运输控制管理，防伪等众多领域，甚至军事用途具有广泛的应用前景，目 前已引起了广泛的关注。为了适应远距离识别应用的需要，IS0/IEC推出了针对频率为超高频(UHF)频段 (860 960MHz)，用于物品管理的无接触通信空气接口参数的IS0/IEC18000-6系列标准， 该系列标准包括了 IS0/IEC 18000-6A, IS0/IEC 18000-6B，ISO/工 EC 18000-6C 三种类型 的无源超高频电子标签。无源超高频电子标签具有作用距离远，成本低的特点，典型的无源超高频电子标 签的芯片包括三个主要部分，分别为射频模拟前端，数字基带处理器和多次性编程(MTP， Multi-Time Program)射频模拟前端主要包括整流电路、基准稳压电路、调制电路、解调电路、复位电路 和时钟电路。其中整流电路是将接收下来的射频信号转化为所需要的直流电源，基准稳压 电路是在不同的距离下，为后级模块和数字基带处理器提供稳定的电压输入，解调电路从 射频信号恢复出数字基带处理器所需的幅移键控(ASK，Amplitude Shift Keying)信号输 出已解调数据到数字基带处理器，调制电路采用反向散射调制的方法对数字基带处理器输 出的待调制数据进行调制，实现标签到阅读器的数据传输，时钟电路为数字基带处理器提 供稳定的时钟输入信号，复位电路为数字基带处理器提供所需的复位输入信号。在无源超高频电子标签芯片的设计中，为了实现更远的作用距离，需要提高射频 模拟前端的整流电路的整流效率，同时降低电路各部分的功耗，传统的无源超高频电子标 签芯片设计主要集中在射频模拟前端的整流电路的高效率设计以及整个射频模拟前端电 路的低功耗设计，然而数字基带处理器作为实现电子标签芯片功能的主要逻辑模块，电路 规模非常大，其功耗已经可以与射频模拟前端的功耗相比拟，甚至大于射频模拟前端的功 耗，占据整个电子标签芯片的功耗的主要部分，因此，降低数字基带处理器的功耗也成为电 子标签芯片设计的主要问题。现有的电子标签芯片数字基带处理器如图1所示，包括一个解码器模块、编码器 模块、循环校验模块、状态控制机模块和存储器访问控制模块。当电子标签芯片数字基带处 理器接收到从射频模拟前端的解调电路传送过来的已解调数据时，解码器模块接收已解调 数据，对已解调数据进行解码，输出已解码数据到状态控制机模块，状态控制机模块接收到 已解码数据后，将已解码数据发送给循环校验模块完成对已解码数据的循环校验，同时状 态控制机模块对已解码数据进行指令分析和数据处理，并根据指令分析和数据处理结果要求通过存储器访问控制模块访问MTP存储器，将读取后的MTP存储器的数据发送给编码器 模块，经编码器模块进行编码然后输出待调制数据到射频模拟前端的调制电路。在该系统 方案中，数字基带处理器芯片中所有模块电路采用一个相同时钟频率的系统时钟，即采用 射频模拟前端时钟电路提供的时钟输入，为了满足较低的解码误码率，该系统时钟频率一 般较高，因此，现有的电子标签芯片数字基带处理器中，采用该系统时钟的所有模块电路均 工作在高速状态下，数字基带处理器所有模块电路功耗较大。另外，现有的数字基带处理器 所有模块均在射频模拟前端复位电路提供的复位输入信号有效的情况下同时进行复位，复 位完成后所有模块电路均一直处于工作状态，直到数字基带处理器断电，数字基带处理器 工作状态中所有模块电路均消耗功率，数字基带处理器的功耗过大。
发明内容
本发明的目的是针对现有技术中的无源超高频电子标签芯片的数字基带处 理器 功耗过大的缺点，提出了一种无源超高频电子标签芯片数字基带处理器及其控制方法。为了实现上述目的，本发明的技术方案是无源超高频电子标签芯片数字基带处 理器，包括状态控制机模块、解码器模块、编码器模块、循环校验模块和存储器访问控制模 块，其特征在于，还包括输入预处理模块、输出预处理模块、伪随机数发生器模块、碰撞计数 器模块、定时计数器模块、时钟产生模块和复位产生模块；所述状态控制机模块与输入预处 理模块、循环校验模块、输出预处理模块、存储器访问控制模块、伪随机数发生器模块、碰撞 计数器模块、定时计数器模块、时钟产生模块和复位产生模块直接连接，所述解码器模块分 别与输入预处理模块和循环校验模块连接，所述循环校验模块和输出预处理模块和编码器 模块连接，所述存储器访问控制模块与输出预处理模块连接；所述解码器模块接收已解调 数据后，经解码器模块解码，输出已解码数据，已解码数据分两路，一路到输入预处理模块， 一路到循环校验模块；所述输入预处理模块完成对已解码数据的输入预处理，生成待处理 数据和待处理命令输出到状态控制机模块；同时循环校验模块完成对已解码数据的循环校 验后，生成循环校验结果输出到状态控制机模块；状态控制机模块检测循环校验结果并接 收待处理数据和待处理命令，经状态控制机模块分析和处理后，生成五路控制信号分别到 伪随机数发生器模块、碰撞计数器模块、定时计数器模块、时钟产生模块和复位产生模块， 生成地址信号到存储器访问控制模块，并输出待发送伪随机数到输出预处理模块；存储器 访问控制模块根据地址信号通过MTP存储器输入输出接口访问MTP存储器并输出待发送存 储器数据到输出预处理模块；所述的输出预处理模块接收待发送伪随机数和待发送存储器 数据，经输出预处理模块生成待发送数据到循环校验模块；循环校验模块完成对待发送数 据的循环码编码，生成待编码数据并输出到编码器模块；所述编码器模块完成待编码数据 的编码，生成待调制数据并输出到射频模拟前端的调制电路；所述时钟产生模块对时钟输 入端的时钟信号进行分频产生各个模块所需的时钟信号，复位产生模块对复位输入端的复 位信号进行同步处理产生各个模块所需的复位信号。上述解码器模块、编码器模块、循环校验模块、存储器访问控制模块、输入预处理 模块、输出预处理模块、伪随机数发生器模块、碰撞计数器模块或定时计数器模块包括正边 沿门控逻辑单元。上述正边沿门控逻辑单元包括三个输入端和一个输出端，三个输入端分别为使能输入端、复位输入端和时钟输入端，输出端为门控时钟输出端，使能输入端与复位输入端通 过或门与锁存器的数据输入端连接，时钟输入端分为两路，一路与锁存器的低电平有效使 能输入端连接，另一路和锁存器的数据输出端同与门连接，与门的输出端即为门控时钟输 出端；本正边沿门控逻辑只有当使能输入端或者复位输入端为高电平时，时钟输入端的时 钟信号输出到门控时钟输出端。
上述状态控制机模块包括负边沿门控逻辑单元。上述负边沿门控逻辑单元包括三个输入端和一个输出端，三个输入端分别为使能 输入端、复位输入端和时钟输入端，输出端为门控时钟输出端，使能输入端与复位输入端通 过输入端的或门与锁存器的数据输入端连接，时钟输入端分为两路，一路与锁存器的高电 平有效使能输入端连接，另一路和锁存器的数据取反输出端同输出端的或门连接，输出端 的或门的输出端即为门控时钟输出端。上述输入预处理模块包括正边沿门控逻辑单元、再同步电路单元、串并变换单元 和命令解析单元；正边沿门控逻辑单元的门控时钟输出端与再同步电路单元、串并变换单 元和命令解析单元连接用于对再同步电路单元、串并变换单元和命令解析单元进行选择性 开启和关闭；所述的再同步单元接收已解码数据，经再同步单元生成两路已同步数据，一路 已同步数据到串并变换单元，一路已同步数据到命令解析单元；串并变换单元对已同步数 据进行串并变换，输出待处理数据到状态控制机模块；命令解析单元对已同步数据进行命 令解析，输出待处理命令到状态控制机模块。上述输出预处理模块包括正边沿门控逻辑单元、输入选择单元和并串变换单元； 正边沿门控逻辑单元的门控时钟输出端与并串变换单元连接用于对并串变换单元进行选 择性开启和关闭；所述的输入选择单元接收待发送伪随机数和待发送存储器数据，经输入 选择单元选择，输出到并串变换单元，经并串变换单元进行并串变换输出待发送数据到循 环校验模块进行循环码编码。为了实现本发明的目的，本发明还提供了无源超高频电子标签芯片数字基带处理 器控制方法，包括步骤步骤(a)复位产生模块对所有模块进行复位后，状态控制机模块开启解码器模 块，然后关断状态控制机模块自身时钟，状态控制机模块处于休眠状态；步骤(b)解码器模块开始检测已解调数据，当检测到有效帧数据时，解码器模块 唤醒状态控制机模块；步骤(c)状态控制机模块开启输入预处理模块和循环校验模块，解码器模块接 收已解调数据，经解码器模块解码，输出已解码数据，已解码数据分两路，一路到输入预处 理模块，一路到循环校验模块；输入预处理模块完成对已解码数据的输入预处理，生成待处 理数据和待处理命令输出到状态控制机模块；同时循环校验模块完成对已解码数据的循环 校验，生成循环校验结果输出到状态控制机模块；步骤(d)当状态控制机模块检测到循环校验模块对已解码数据的循环校验完成 时，状态控制机模块关断解码器模块、输入预处理模块和循环校验模块，同时状态控制机模 块接收待处理数据和待处理命令，经状态控制机模块分析和处理后生成控制信号，根据控 制信号开启并对伪随机数发生器模块、碰撞计数器模块和定时计数器模块进行操作，并在 操作完成后关闭伪随机数发生器模块、碰撞计数器模块和定时计数器模块；
步骤(e)状态控制机模块开启输出预处理模块和存储器访问控制模块，状态控 制机模块输出地址信号到存储器访问控制模块，并输出待发送伪随机数到输出预处理模 块；存储器访问控制模块根据地址信号通过MTP存储器输入输出端口访问MTP存储器，输出 待发送存储器数据到输出预处理模块；步骤(f)状态控制机模块开启循环校验码模块和编码器模块，输出预处理模块 接收待发送伪随机数和待发送存储器数据，经输出预处理模块生成待发送数据到循环校验 模块；循环校验模块完成对待发送数据的循环码编码，并将循环码编码后的待编码数据输 出到编码器模块；编码器模块完成对循环码编码后的待编码数据的编码，输出待调制数据 到射频模拟前端的调制电路；步骤(g)当编码器模块编码完成后，状态控制机模块关闭输出预处理模块、循环 校验模块、存储器访问控制模块和编码器模块。本发明的有益效果由于本发明所述数字基带处理器的各个功能模块被进一步 的细化，新增加的时钟产生模块对时钟输入端的时钟信号进行分频产生各个模块的时钟信 号，因而可以根据各个模块自身的性质选择不同的频率，例如解码器模块、编码器模块、时 钟产生模块和复位产生模块的时钟频率可以采用1. 28MHz，其它模块的时钟频率则可以选 择320KHz或640KHz，因此部分模块相对现有技术可以在较低的时钟频率下工作，因此降低 了相应模块的功耗。相应的，本发明的数字基带处理器控制方法由于可以选择性的对各个 模块进行开启和关闭，同一时刻数字基带处理器只有少数几个模块电路处于工作状态，而 现有技术中所有模块电路均一直处于工作状态直到数字基带处理器断电，因此本发明的控 制方法的数字基带处理器相对现有技术具有更低的功耗。
图1是现有的电子标签芯片数字基带处理器的结构原理图。图2是本发明的电子标签芯片数字基带处理器的结构原理图。图3是本发明的数字基带处理器的解码器模块的结构原理图。图4是本发明的数字基带处理器的循环校验模块的结构原理图。图5是本发明的数字基带处理器的输入预处理模块的结构原理图。图6是本发明的数字基带处理器的状态控制机模块的结构原理图。图7是本发明的数字基带处理器的输出预处理模块的结构原理图。图8是本发明的数字基带处理器的编码器模块的结构原理图。图9是本发明的数字基带处理器的存储器访问控制模块的结构原理图。图10是本发明的数字基带处理器的伪随机数发生器模块的结构原理图。图11是本发明的数字基带处理器的碰撞计数器模块的结构原理图。图12是本发明的数字基带处理器的定时计数器模块的结构原理图。图13是本发明的数字基带处理器的时钟产生模块的结构原理图。图14是本发明的数字基带处理器的复位产生模块的结构原理图。图15是本发明的数字基带处理器的的正边沿门控逻辑单元的结构原理图。图16是本发明的数字基带处理器的的负边沿门控逻辑单元的结构原理图。附图标记说明解码器模块101、循环校验模块102、输入预处理模块103、状态控制机模块104、输出预处理模块105、编码器模块106、存储器访问控制模块107、伪随机数发 生器模块108、碰撞计数器模块109、定时计数器模块110、时钟产生模块111、复位产生模块 112。
具体实施例方式下面结合附图和具体的具体实施例对本发明做进一步的说明如图2所示，无源超高频电子标签芯片数字基带处理器，包括状态控制 机模块 104、解码器模块101、编码器模块106、循环校验模块102、存储器访问控制模块107、输入预 处理模块103、输出预处理模块105、伪随机数发生器模块108、碰撞计数器模块109、定时计 数器模块110、时钟产生模块111和复位产生模块112。所述状态控制机模块104与输入预 处理模块103、循环校验模块102、输出预处理模块105、存储器访问控制模块107、伪随机数 发生器模块108、碰撞计数器模块109、定时计数器模块110、时钟产生模块111和复位产生 模块112直接连接，所述解码器模块101分别与输入预处理模块103和循环校验模块102 连接，所述循环校验模块102和输出预处理模块105和编码器模块106连接，所述存储器访 问控制模块107与输出预处理模块105连接；解码器模块101接收已解调数据，经解码器模 块101解码，输出已解码数据，已解码数据分两路，一路到输入预处理模块103，一路到循环 校验模块102。输入预处理模块103完成对已解码数据的输入预处理，生成待处理数据和待 处理命令输出到状态控制机模块104。同时，循环校验模块102完成对已解码数据的循环校 验，生成循环校验结果输出到状态控制机模块104。状态控制机模块104检测循环校验结 果，并接收待处理数据和待处理命令，经状态控制机模块104分析和处理后，生成五路控制 信号分别到伪随机数发生器模块108、碰撞计数器模块109、定时计数器模块110、时钟产生 模块111和复位产生模块112，并输出地址信号到存储器访问控制模块107，和输出待发送 伪随机数到输出预处理模块105。存储器访问控制模块107根据地址信号通过MTP存储器 输入输出接口访问MTP存储器，输出待发送存储器数据到输出预处理模块105。所述的输出 预处理模块105接收待发送伪随机数和待发送存储器数据，经输出预处理模块105生成待 发送数据到循环校验模块102。循环校验模块102完成对待发送数据的循环码编码，生成待 编码数据并输出到编码器模块107。所述的编码器模块107完成对循环码编码后的待编码 数据的编码，生成待调制数据并输出到射频模拟前端的调制电路。所述时钟产生模块111 对时钟输入端的时钟信号进行分频产生各个模块所需的时钟信号，复位产生模块112对复 位输入端的复位信号进行同步处理产生各个模块所需的复位信号。下面结合具体的附图对每个具体的模块进行详细的描述。如图15所示，正边沿门控逻辑单元包括三个输入端和一个输出端，三个输入 端分别为使能(en)输入端、复位(rst)输入端和时钟(elk)输入端，输出端为门控时 钟(elk-gated)输出端，使能(en)输入端与复位(rst)输入端通过或门(OR)与锁存器 (Latch)的数据输入端⑶连接，时钟(elk)输入端分为两路，一路与锁存器的低电平有效 使能(EN)输入端连接，另一路和锁存器的数据输出端(Q)通过与门(AND)连接，与门的输 出端即为门控时钟(elk-gated)输出端。本正边沿门控逻辑只有当使能输入端或者复位 输入端为高电平时，时钟输入端的具有正边沿有效的特点的时钟信号输出到门控时钟输出 端，如此，可以使得具有正边沿门控逻辑的各个模块可以通过关闭模块的时钟信号有选择性的被开启和关闭，因而这些模块不必一直处于工作状态直到数字基带处理器断电，因此 可以降低功耗，本实施例中，解码器模块101、编码器模块107、循环校验模块102、存储器访 问控制模块107、输入预处理模块103、输出预处理模块105、伪随机数发生器模块107、碰撞 计数器模块108和定时计数器模块109均采用正边沿门控逻辑单元，当然，上述模块也可以 有选择性的采用正边沿门控逻辑单元。
如图16所示，负边沿门控逻辑单元包括三个输入端和一个输出端，三个输入端 分别为使能(en)输入端、复位(rst)输入端和时钟(elk)输入端，输出端为门控时钟 (elk-gated)输出端，时钟输入端与复位输入端通过输入端的或门(ORl)与锁存器(Latch) 的数据输入端(D)连接，时钟(elk)输入端分为两路，一路与锁存器的高电平有效使能(E) 输入端连接，另一路和锁存器的数据取反输出端(QN)通过输出端的或门(0R2)连接，输出 端的或门(0R2)的输出端即为门控时钟(elk-gated)输出端。本负边沿门控逻辑单元只有 当en输入端或者rst输入端为高电平时，时钟输入端的具有负边沿有效的特点的时钟信号 输出到门控时钟(elk-gated)输出端，如此，可以使得具有负边沿门控逻辑单元的各个模 块可以通过关闭模块的时钟信号有选择性的被开启和关闭，因而这些模块不必一直处于工 作状态直到数字基带处理器断电，因此可以降低功耗，本实施中，只有状态控制机模块104 采用负边沿门控逻辑。如图3所示，解码器模块101包括正边沿门控逻辑单元和解码器单元，解码器模块 101用于对射频模拟前端的解调电路的已解调数据进行解码。正边沿门控逻辑单元的门控 时钟(elk-gated)输出端与解码器单元连接用于对解码器单元进行选择性开启和关闭；解 码器单元接收来自射频模拟前端的解调电路输出的已解调数据；经解码器单元解码，输出 已解码数据，已解码数据分两路，一路到输入预处理模块103，一路到循环校验模块102。如图4所示，循环校验模块102包括正边沿门控逻辑单元、循环校验单元和输入 选择单元，循环校验模块102用于对已解码数据进行循环码校验，和对待发送数据进行循 环码编码。正边沿门控逻辑单元的门控时钟(elk-gated)输出端与循环校验单元连接用 于对循环校验单元进行选择性开启和关闭；所述的输入选择单元接收已解码数据和待发送 数据，对已解码数据和待发送数据进行选择，输出到循环校验单元。循环校验单元输出分 为两路，一路输出循环校验结果到状态控制机模块104，一路输出待编码数据到编码器模块 106。如图5所示，输入预处理模块103包括正边沿门控逻辑单元、再同步电路单元、串 并变换单元和命令解析单元。正边沿门控逻辑单元的门控时钟(elk-gated)输出端与再同 步电路单元、串并变换单元和命令解析单元连接用于对再同步电路单元、串并变换单元和 命令解析单元进行选择性开启和关闭；所述的再同步单元接收已解码数据，经再同步单元 生成两路已同步数据，一路已同步数据到串并变换单元，一路已同步数据到命令解析单元。 串并变换单元对已同步数据进行串并变换，输出待处理数据到状态控制机模块104。命令解 析单元对已同步数据进行命令解析，输出待处理命令到状态控制机模块104。如图6所示，状态控制机模块104包括负边沿门控逻辑单元、自关断电路单元和状 态控制机单元。负边沿门控逻辑单元的使能(en)输入端与自关断电路单元输出端连接，负 边沿门控逻辑单元的门控时钟(elk-gated)输出端与状态控制机单元连接，用于状态控制 机模块104对状态控制机模块104自身进行选择性开启和关闭；状态控制机模块104检测循环校验结果，并接收待处理数据和待处理命令，经状态控制机模块104分析和处理后，生 成五路控制信号分别到伪随机数发生器模块108、碰撞计数器模块109和定时计数器模块 110，时钟产生模块111和复位产生模块112，并输出地址信号到存储器访问控制模块107， 和输出待发送伪随机数到输出预处理模块105。如图7所示，输出预处理模块105包括正边沿门控逻辑单元、输入选择单元和并串 变换单元。正边沿门控逻辑单元的门控时钟(elk-gated)输出端与并串变换单元连接用于 对并串变换单元进行选择性开启和关闭；所述的输入选择单元接收待发送伪随机数和待发 送存储器数据，经输入选择单元选择，输出到并串变换单元，经并串变换单元进行并串变换 输出待发送数据到循环校验模块102进行循环码编码。如图8所示，编码器模块106包括正边沿门控逻辑单元和编码器单元，编码器模块 106用于对待编码数据进行编码输出待调制数据到射频模拟前端的调制电路。正边沿门控 逻辑单元的门控时钟(elk-gated)输出端与编码器单元 连接用于对编码器单元进行选择 性开启和关闭；编码器单元接收待编码数据，经编码器单元编码输出待调制数据到射频模 拟前端的调制电路。如图9所示，存储器访问控制模块107包括正边沿门控逻辑单元和存储器访问控 制单元。正边沿门控逻辑单元的门控时钟(elk-gated)输出端与存储器访问控制单元连 接用于对存储器访问控制单元进行选择性开启和关闭；存储器访问控制单元接收状态控制 机模块104输出的地址信号，生成MTP存储器访问信号，输出到MTP存储器输入输出端口， 通过MTP存储器输入输出端口访问MTP存储器，输出待发送存储器数据到输出预处理模块 105。如图10所示，伪随机数发生器模块108包括正边沿门控逻辑单元和伪随机数发生 器单元。正边沿门控逻辑单元的门控时钟(elk-gated)输出端与伪随机数发生器单元连 接用于对伪随机数发生器单元进行选择性开启和关闭；伪随机数发生器单元接收状态控制 机控制信号，在状态控制机模块104控制信号控制下生成伪随机数输出到状态控制机模块 104。如图11所示，碰撞计数器模块109包括正边沿门控逻辑单元和碰撞计数器单元。 正边沿门控逻辑单元的门控时钟(elk-gated)输出端与碰撞计数器单元连接用于对碰撞 计数器单元进行选择性开启和关闭；碰撞计数器单元接收状态控制机控制信号，在状态控 制机模块104控制信号控制下对碰撞计数器单元进行加减操作，在碰撞计数器单元计数值 为零时，输出计数器为0信号到状态控制机模块104。如图12所示，定时计数器模块110包括正边沿门控逻辑单元和定时计数器单元。 正边沿门控逻辑单元的门控时钟(elk-gated)输出端与定时计数器单元连接用于对定时 计数器单元进行选择性开启和关闭；定时计数器单元接收状态控制机控制信号，在状态控 制机模块104控制信号控制下启动对定时计数器单元的定时，在定时计数器单元计数器值 为零时，输出定时信号到状态控制机模块104。如图13所示，时钟产生模块111包括分频电路单元和时钟输出选择单元。分频电 路单元接收射频模拟前端时钟电路输出的时钟输入信号，生产多路分频时钟信号到时钟输 出选择单元。时钟输出选择单元在状态控制机模块104控制信号的控制下，输出各模块所 需时钟信号。
如图14所示，复位产生模块112包括延迟同步计数器单元和复位产生单元。延迟 同步计数器单元接收射频模拟前端的复位电路输出的复位输入信号，经延迟同步计数器单 元输出到复位产生单元，复位产生单元在状态控制机模块104控制信号的控制下输出各模 块所需复位信号。下面对本具体实施例所述的数字基带处理器对应的具体控制方法做进一步的说 明，一种无源超高频电子标签芯片数字基带处理器控制方法，包括步骤步骤(a)复位产生模块112对所有模块进行复位后，状态控制机模块 104开启 解码器模块101，然后关断状态控制机模块104自身时钟，状态控制机模块104处于休眠状 态；步骤(b)解码器模块101开始检测已解调数据，当检测到有效帧数据时，解码器 模块101唤醒状态控制机模块104 ；步骤(c)状态控制机模块104开启输入预处理模块103和循环校验模块102，解 码器模块101接收已解调数据，经解码器模块101解码，输出已解码数据，已解码数据分两 路，一路到输入预处理模块103，一路到循环校验模块102。输入预处理模块103完成对已 解码数据的输入预处理，生成待处理数据和待处理命令输出到状态控制机模块104。同时， 循环校验模块102完成对已解码数据的循环校验，生成循环校验结果输出到状态控制机模 块 104。步骤(d)当状态控制机模块104检测到循环校验模块102对已解码数据的循环 校验完成时，状态控制机模块104关断解码器模块101、输入预处理模块103和循环校验模 块102，同时状态控制机模块104接收待处理数据和待处理命令，经状态控制机模块104分 析和处理后生成控制信号，根据控制信号开启并对伪随机数发生器模块108、碰撞计数器模 块109和定时计数器模块110进行操作，并在操作完成后关闭伪随机数发生器模块108、碰 撞计数器模块109和定时计数器模块111 ；步骤(e)状态控制机模块104开启输出预处理模块105和存储器访问控制模块 107，状态控制机模块104输出地址信号到存储器访问控制模块107，并输出待发送伪随机 数到输出预处理模块。存储器访问控制模块107根据地址信号通过MTP存储器输入输出端 口访问MTP存储器，输出待发送存储器数据到输出预处理模块105步骤(f)状态控制机模块104开启循环校验码模块102和编码器模块106，输出 预处理模块105接收待发送伪随机数和待发送存储器数据，经输出预处理模块105生成待 发送数据到循环校验模块102。循环校验模块102完成对待发送数据的循环码编码，并将循 环码编码后的待编码数据输出到编码器模块106。编码器模块106完成对循环码编码后的 待编码数据的编码，输出待调制数据到射频模拟前端的调制电路。步骤(g):当编码器模块106编码完成后，状态控制机模块104关闭输出预处理模 块105、循环校验模块102、存储器访问控制模块107和编码器模块106。综上所述，由于本发明所述数字基带处理器的各个功能模块被进一步的细化，新 增加的时钟产生模块111对时钟输入端的时钟信号进行分频产生各个模块的时钟信号，因 而可以根据各个模块自身的性质选择不同的频率，例如解码器模块101、编码器模块106、 时钟产生模块111和复位产生模块112的时钟频率可以采用1. 28MHz，其它模块的时钟频率 则可以选择320KHz或640KHz，因此 部分模块相对现有技术可以在较低的时钟频率下工作，因此降低了相应模块的功耗。相应的，本发明的数字基带处理器控制方法由于可以选择性 的对各个模块进行开启和关闭，同一时刻数字基带处理器只有少数几个模块电路处于工作 状态，而现有技术中所有模块电路均一直处于工作状态直到 数字基带处理器断电，因此本 发明的控制方法的数字基带处理器相对现有技术具有更低的功耗。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发 明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的 普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各 种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
权利要求
无源超高频电子标签芯片数字基带处理器，包括状态控制机模块、解码器模块、编码器模块、循环校验模块和存储器访问控制模块，其特征在于，还包括输入预处理模块、输出预处理模块、伪随机数发生器模块、碰撞计数器模块、定时计数器模块、时钟产生模块和复位产生模块；所述状态控制机模块与输入预处理模块、循环校验模块、输出预处理模块、存储器访问控制模块、伪随机数发生器模块、碰撞计数器模块、定时计数器模块、时钟产生模块和复位产生模块直接连接，所述解码器模块分别与输入预处理模块和循环校验模块连接，所述循环校验模块和输出预处理模块和编码器模块连接，所述存储器访问控制模块与输出预处理模块连接；所述解码器模块接收已解调数据后，经解码器模块解码，输出已解码数据，已解码数据分两路，一路到输入预处理模块，一路到循环校验模块；所述输入预处理模块完成对已解码数据的输入预处理，生成待处理数据和待处理命令输出到状态控制机模块；同时循环校验模块完成对已解码数据的循环校验后，生成循环校验结果输出到状态控制机模块；状态控制机模块检测循环校验结果并接收待处理数据和待处理命令，经状态控制机模块分析和处理后，生成五路控制信号分别到伪随机数发生器模块、碰撞计数器模块、定时计数器模块、时钟产生模块和复位产生模块，生成地址信号到存储器访问控制模块，并输出待发送伪随机数到输出预处理模块；存储器访问控制模块根据地址信号通过MTP存储器输入输出接口访问MTP存储器并输出待发送存储器数据到输出预处理模块；所述的输出预处理模块接收待发送伪随机数和待发送存储器数据，经输出预处理模块生成待发送数据到循环校验模块；循环校验模块完成对待发送数据的循环码编码，生成待编码数据并输出到编码器模块；所述编码器模块完成待编码数据的编码，生成待调制数据并输出到射频模拟前端的调制电路；所述时钟产生模块对时钟输入端的时钟信号进行分频产生各个模块所需的时钟信号，复位产生模块对复位输入端的复位信号进行同步处理产生各个模块所需的复位信号。
2.根据权利要求1所述的无源超高频电子标签芯片数字基带处理器，其特征在于，所 述解码器模块、编码器模块、循环校验模块、存储器访问控制模块、输入预处理模块、输出预 处理模块、伪随机数发生器模块、碰撞计数器模块或定时计数器模块包括正边沿门控逻辑单元。
3.根据权利要求2所述的无源超高频电子标签芯片数字基带处理器，其特征在于，所 述正边沿门控逻辑单元包括三个输入端和一个输出端，三个输入端分别为使能输入端、复 位输入端和时钟输入端，输出端为门控时钟输出端，使能输入端与复位输入端通过或门与 锁存器的数据输入端连接，时钟输入端分为两路，一路与锁存器的低电平有效使能输入端 连接，另一路和锁存器的数据输出端同与门连接，与门的输出端即为门控时钟输出端；本正 边沿门控逻辑只有当使能输入端或者复位输入端为高电平时，时钟输入端的时钟信号输出 到门控时钟输出端。
4.根据权利要求1所述的无源超高频电子标签芯片数字基带处理器，其特征在于，所 述状态控制机模块包括负边沿门控逻辑单元。
5.根据权利要求4所述的无源超高频电子标签芯片数字基带处理器，其特征在于，所 述负边沿门控逻辑单元包括三个输入端和一个输出端，三个输入端分别为使能输入端、复 位输入端和时钟输入端，输出端为门控时钟输出端，使能输入端与复位输入端通过输入端 的或门与锁存器的数据输入端连接，时钟输入端分为两路，一路与锁存器的高电平有效使能输入端连接，另一路和锁存器的数据取反输出端同输出端的或门连接，输出端的或门的 输出端即为门控时钟输出端。
6.根据权利要求1所述的无源超高频电子标签芯片数字基带处理器，其特征在于，所 述输入预处理模块包括正边沿门控逻辑单元、再同步电路单元、串并变换单元和命令解析 单元；正边沿门控逻辑单元的门控时钟输出端与再同步电路单元、串并变换单元和命令解 析单元连接用于对再同步电路单元、串并变换单元和命令解析单元进行选择性开启和关 闭；所述的再同步单元接收已解码数据，经再同步单元生成两路已同步数据，一路已同步数 据到串并变换单元，一路已同步数据到命令解析单元；串并变换单元对已同步数据进行串 并变换，输出待处理数据到状态控制机模块；命令解析单元对已同步数据进行命令解析，输 出待处理命令到状态控制机模块。
7.根据权利要求1所述的无源超高频电子标签芯片数字基带处理器，其特征在于，所 述输出预处理模块包括正边沿门控逻辑单元、输入选择单元和并串变换单元；正边沿门控 逻辑单元的门控时钟输出端与并串变换单元连接用于对并串变换单元进行选择性开启和 关闭；所述的输入选择单元接收待发送伪随机数和待发送存储器数据，经输入选择单元选 择，输出到并串变换单元，经并串变换单元进行并串变换输出待发送数据到循环校验模块 进行循环码编码。
8.无源超高频电子标签芯片数字基带处理器控制方法，其特征在于，包括步骤步骤(a)复位产生模块对所有模块进行复位后，状态控制机模块开启解码器模块，然 后关断状态控制机模块自身时钟，状态控制机模块处于休眠状态；步骤(b)解码器模块开始检测已解调数据，当检测到有效帧数据时，解码器模块唤醒 状态控制机模块；步骤(c)状态控制机模块开启输入预处理模块和循环校验模块，解码器模块接收已 解调数据，经解码器模块解码，输出已解码数据，已解码数据分两路，一路到输入预处理模 块，一路到循环校验模块；输入预处理模块完成对已解码数据的输入预处理，生成待处理数 据和待处理命令输出到状态控制机模块；同时循环校验模块完成对已解码数据的循环校 验，生成循环校验结果输出到状态控制机模块；步骤(d)当状态控制机模块检测到循环校验模块对已解码数据的循环校验完成时， 状态控制机模块关断解码器模块、输入预处理模块和循环校验模块，同时状态控制机模块 接收待处理数据和待处理命令，经状态控制机模块分析和处理后生成控制信号，根据控制 信号开启并对伪随机数发生器模块、碰撞计数器模块和定时计数器模块进行操作，并在操 作完成后关闭伪随机数发生器模块、碰撞计数器模块和定时计数器模块；步骤(e)状态控制机模块开启输出预处理模块和存储器访问控制模块，状态控制机 模块输出地址信号到存储器访问控制模块，并输出待发送伪随机数到输出预处理模块；存 储器访问控制模块根据地址信号通过MTP存储器输入输出端口访问MTP存储器，输出待发 送存储器数据到输出预处理模块；步骤(f)状态控制机模块开启循环校验码模块和编码器模块，输出预处理模块接收 待发送伪随机数和待发送存储器数据，经输出预处理模块生成待发送数据到循环校验模 块；循环校验模块完成对待发送数据的循环码编码，并将循环码编码后的待编码数据输出 到编码器模块；编码器模块完成对循环码编码后的待编码数据的编码，输出待调制数据到射频模拟前端的调制电路；步骤(g)当编码器模块编码完成后，状态控制机模块关闭输出预处理模块、循环校验 模块、存储器访问控制模块和编码器模块。
全文摘要
本发明涉及无源超高频电子标签芯片数字基带处理器及其控制方法。无源超高频电子标签芯片数字基带处理器，包括状态控制机模块、解码器模块、编码器模块、循环校验模块、存储器访问控制模块、输入预处理模块、输出预处理模块、伪随机数发生器模块、碰撞计数器模块、定时计数器模块、时钟产生模块和复位产生模块；所述状态控制机模块与输入预处理模块、循环校验模块、输出预处理模块、存储器访问控制模块、伪随机数发生器模块、碰撞计数器模块、定时计数器模块、时钟产生模块和复位产生模块直接连接。本发明的有益效果是可以有效的降低数字基带处理器的功耗。
文档编号H03M13/09GK101833638SQ20101017141
公开日2010年9月15日 申请日期2010年5月13日 优先权日2010年5月13日
发明者何珠玉, 文光俊, 朱学勇 申请人:电子科技大学