专利名称：半导体集成电路的制作方法
技术领域：
本发明的示例性实施例涉及半导体设计技术，更具体而言涉及半导体集成电路。
背景技术：
总体而言，半导体集成电路的封装技术已经在减小尺寸和提高装配可靠性方面取得了持续的进步。尽管电气/电子设备的微型化，为了获得高性能，已经开发出层叠封装技术。在半导体行业中，“层叠”是指将至少两个半导体芯片或封装垂直堆叠。当层叠封装应用于半导体存储器件时，半导体存储器件可以具有比通过常规的半导体集成电路制造工艺实现的存储容量大超过两倍的存储容量。此外，由于层叠封装在提高装配密度和提高装配面积的利用率以及增加存储容量方面是有优势的，因此层叠封装技术引起了人们的注
辰、ο可以通过将各个半导体芯片层叠并随后一次将层叠的半导体芯片封装的方法、或者通过将已封装的各个半导体芯片层叠的方法来制造层叠封装。层叠封装中的各个半导体芯片可以经由金属引线或贯穿芯片通孔电连接。在此，使用贯穿芯片通孔的层叠封装具有这样的结构，即其中贯穿芯片通孔被形成在半导体芯片内并且半导体芯片经由贯穿芯片通孔在垂直方向上彼此物理连接并电连接。在此，贯穿芯片通孔可以是贯穿硅通孔(TSV)。图1示出典型的贯穿芯片通孔。参见图1，通过在半导体芯片A中形成通孔并用金属填充所述通孔以形成贯穿芯片通孔B，来形成供层叠用的半导体芯片C。通过层叠多个这样的半导体芯片C来形成半导体集成电路。制造得到的半导体集成电路通常称作为三维(3D)层叠封装半导体集成电路。图2示出典型的半导体集成电路的概念图。在本说明书中，以一个层叠在另一个上且具有两个贯穿芯片通孔的两个半导体芯片为例来解释本发明的技术。参见图2，半导体集成电路100包括垂直层叠的第一半导体芯片110和第二半导体芯片120 ；以及第一贯穿芯片通孔130和第二贯穿芯片通孔140，所述第一贯穿芯片通孔 130和第二贯穿芯片通孔140穿透第一半导体芯片110并且将从第一半导体芯片110输出的第一控制信号SIGNAL_TSV1和第二控制信号SIGNAL_TSV2传送至第二半导体芯片120。 在此，第二半导体芯片120可以不具有任何贯穿芯片通孔。这是因为，当在第一半导体芯片 110和第二半导体芯片120的上部的表面形成各种电路时，第二半导体芯片120可以经由表面上形成的焊盘接收从第一半导体芯片110输出的各种信号。当多于三个的半导体芯片被层叠时，最下面的半导体芯片可以不具有这种贯穿芯片通孔。
与此同时，与第二半导体芯片120重叠的第一半导体芯片110通常称作为主芯片。 主芯片对从外部例如从控制器施加的外部信号进行缓冲，并且经由第一贯穿芯片通孔130 和第二贯穿芯片通孔140控制第二半导体芯片120。由主芯片控制的第二半导体芯片120 通常称作为从芯片。主芯片110包括第一输出电路112和第二输出电路114，所述第一输出电路112和第二输出电路114用于输出用来控制从芯片120的第一控制信号SIGNAL_TSV1和第二控制信号SIGNAL_TSV2。在此，第一输出电路112和第二输出电路114被设置在主芯片110的上表面。从芯片120包括用于接收第一控制信号SIGNAL_TSV1和第二控制信号SIGNAL_ TSV2的第一输入电路122和第二输入电路124。在此，第一输入电路122和第二输入电路 124被设置在从芯片120的表面。第一贯穿芯片通孔130的一端与第一输出电路112耦合，第一贯穿芯片通孔130 的另一端与第一输入电路122耦合。第一贯穿芯片通孔130为第一输出电路112所输出的第一控制信号SIGNAL_TSV1传输到第一输入电路122提供接口。第二贯穿芯片通孔140的一端与第二输出电路114耦合，第二贯穿芯片通孔140的另一端与第二输入电路IM耦合。 第二贯穿芯片通孔140为第二输出电路114所输出的第二控制信号SIGNAL_TSV2传输到第二输入电路1 提供接口。在图2中，示出半导体集成电路具有第一贯穿芯片通孔130和第二贯穿芯片通孔140。然而，图2的半导体集成电路可以包括数百个或数千个贯穿芯片通孔。在具有上述结构的半导体集成电路100中，主芯片110与从芯片120经由第一贯穿芯片通孔130和第二贯穿芯片通孔140交换第一控制信号SIGNAL_TSV1和第二控制信号 SIGNAL_TSV2。利用这种结构，半导体集成电路100可以减少电流消耗和减小信号延迟。然而，现有的半导体集成电路100存在以下几个问题。第一贯穿芯片通孔130和第二贯穿芯片通孔140用作接口，第一控制信号SIGNAL_ TSVl和第二控制信号SIGNAL_TSV2经由所述接口在主芯片110与从芯片120之间传输。在此，第一贯穿芯片通孔130和第二贯穿芯片通孔140中的每个用作一个信号即第一控制信号SIGNAL_TSV1或第二控制信号SIGNAL_TSV2的接口。因此，如果在主芯片110与从芯片 120之间存在许多信号要被提供接口，则贯穿芯片通孔的数量随着要被提供接口的信号的数量而增加。这会增加半导体集成电路100的整体尺寸。另外，在制造半导体芯片时，在此， 即在制造主芯片110时，净裸片(net die)可能会减少。
发明内容
本发明的一个实施例涉及一种半导体集成电路，所述半导体集成电路具有优化了的贯穿芯片通孔数量，用于在面积方面进行改善。根据本发明的一个实施例，提供了一种半导体集成电路，包括半导体芯片，所述半导体芯片包括多路复用器，所述多路复用器用于响应于操作模式信号将第一信号多路复用为输出信号并输出所述输出信号；以及共用贯穿芯片通孔，所述共用贯穿芯片通孔被配置为垂直地穿透所述半导体芯片并为所述输出信号的传输提供接口。根据本发明的另一个实施例，提供了一种半导体集成电路，包括第一半导体芯片，所述第一半导体芯片包括第一输出电路和第二输出电路，所述第一输出电路在第一操作模式下被使能并输出第一输出信号，所述第二输出电路在第二操作模式下被使能并输出第二输出信号；第二半导体芯片，所述第二半导体芯片包括第一输入电路和第二输入电路， 所述第一输入电路在所述第一操作模式下被使能并接收所述第一输出信号，所述第二输入电路在所述第二操作模式下被使能并接收所述第二输出信号；以及共用贯穿芯片通孔，所述共用贯穿芯片通孔被配置为垂直地穿透所述第一半导体芯片，一端与所述第一输出电路和所述第二输出电路耦合，而另一端与所述第一输入电路和所述第二输入电路耦合，并且所述共用贯穿芯片通孔为在不同的操作模式下被使能的所述第一输出信号和所述第二输出信号的传输提供接口，所述不同的操作模式包括所述第一操作模式和所述第二操作模式。
图1示出典型的贯穿芯片通孔。图2示出典型的半导体集成电路的概念图。图3是根据本发明的一个实施例的半导体集成电路的概念图。图4是详细描述图3所示的半导体集成电路的示意图。图5A是示例性描述图4的第一输出电路的内部电路图。图5B是示例性描述图4的第一输入电路的内部电路图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本说明书对于本领域技术人员而言，将是清楚且完整的，并且将充分传达本发明的范围。在本说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记表示相同的部件。图3是根据本发明的一个实施例的半导体集成电路的概念图。为了说明的目的，将描述包括两个半导体芯片和一个共用贯穿芯片通孔的半导体集成电路。然而，半导体芯片和贯穿芯片通孔的数量可以改变。参见图3，半导体集成电路200包括主芯片210、从芯片220和共用贯穿芯片通孔 230。主芯片210包括多路复用器212，所述多路复用器212用于响应于测试模式信号TM_ EN而将分别在测试模式和正常模式下被使能的内部输出信号SIGNAL_M1和SIGNAL_M2多路复用为输出信号SIGNAL_TSV，并输出输出信号SIGNAL_TSV。从芯片220包括多路分用器 (demultiplexer) 222，所述多路分用器222用于接收来自于主芯片210的输出信号SIGNAL_ TSV，将输出信号SIGNAL_TSV多路分用(demultipex)，并输出内部输入信号SIGNAL_S1和 SIGNAL_S2。共用贯穿芯片通孔230将主芯片210的输出信号SIGNAL_TSV传送至从芯片 220。主芯片210是对从外部例如从控制器施加的外部信号(未示出)进行缓冲并经由共用贯穿芯片通孔230控制从芯片220的半导体芯片。总体而言，主芯片210层叠在从芯片220之上。多路复用器212设置在主芯片210的上表面上，并且多路复用器212将用于控制从芯片220的信号(例如，主芯片210的内部电路(未示出)产生的内部输出信号 SIGNAL_M1和SIGNAL_M2)多路复用为输出信号SIGNAL_TSV并经由共用贯穿芯片通孔230 将输出信号SIGNAL_TSV输出。由于在不同时刻使能的内部输出信号SIGNAL_M1和SIGNAL_ M2可以经由一个共用贯穿芯片通孔230来传送，因此减少了贯穿芯片通孔的总数。从芯片220是在主芯片210的控制下进行操作的半导体芯片。从芯片220接收经由共用贯穿芯片通孔230传送的输出信号SIGNAL_TSV并执行相应的操作。多路分用器222 设置在从芯片220的上表面上，并且多路分用器器222将经由共用贯穿芯片通孔230传送的输出信号SIGNAL_TSV多路分用为内部输入信号SIGNAL_S1和SIGNAL_S2并将内部输入信号SIGNAL_S1和SIGNAL_S2输出至从芯片220的内部电路(未示出)。虽然附图中未示出共用贯穿芯片通孔230的细节，但是共用贯穿芯片通孔230垂直穿透主芯片210，并且共用贯穿芯片通孔230的一端与多路复用器212的输出端子耦合， 共用贯穿芯片通孔230的另一端与多路分用器222的输入端子耦合。共用贯穿芯片通孔 230可以是贯穿硅通孔(TSV)。虽然附图中未示出，但是在共用贯穿芯片通孔230与从芯片220之间设置用于将共用贯穿芯片通孔230与从芯片220实质上耦合的突起焊盘。根据一个实施例，在主芯片 210与从芯片220之间存在两个共用贯穿芯片通孔230，其中每个共用贯穿芯片通孔230具有相应的多路复用器212和相应的多路分用器222。图4是详细描述图3所示的半导体集成电路200的示意图。参见图4，如前面参照图3所述的，半导体集成电路200包括具有多路复用器212 的主芯片210、具有多路分用器222的从芯片220、和与主芯片210及从芯片220电连接的共用贯穿芯片通孔230。多路复用器212包括第一输出电路212A和第二输出电路212B，所述第一输出电路 212A在正常模式下被使能，而所述第二输出电路212B在测试模式下被使能。第一输出电路 212A将由从主芯片210的内部电路(未示出)输入的第一内部输出信号SIGNAL_M1转换为第一输出信号SIGNAL_TSV1，并将第一输出信号SIGNAL_TSV1输出至共用贯穿芯片通孔 230。第二输出电路212B将由从主芯片210的内部电路(未示出)输入的第二内部输出信号SIGNAL_M2转换为第二输出信号SIGNAL_TSV2，并将第二输出信号SIGNAL_TSV2输出至共用贯穿芯片通孔230。多路分用器222包括第一输入电路222A和第二输入电路222B，所述第一输入电路 222A在正常模式下被使能，而所述第二输入电路222B在测试模式下被使能。第一输入电路 222A将经由共用贯穿芯片通孔230传送的第一输出信号SIGNAL_TSV1转换为第一内部输入信号SIGNAL_S1，并将第一内部输入信号SIGNAL_S1输出至从芯片220的内部电路(未示出)。第二输入电路222B将经由共用贯穿芯片通孔230传送的第二输出信号SIGNAL_TSV2 转换为第二内部输入信号SIGNAL_S2，并将第二内部输入信号SIGNAL_S2输出至从芯片220 的内部电路(未示出)图5A示意性地描述图4的第一输出电路212A的内部电路图。图5B示意性地描述图4的第一输入电路222A的内部电路图。参见图5A，第一输出电路212A包括第一传送单元212A_1和驱动单元212A_2。第一传送单元212A_1响应于正常模式信号SIGNAL_EN而选择性地传送从主芯片210的内部电路(未示出)输入的第一内部输出信号SIGNAL_M1，所述正常模式信号SIGNAL_EN是测试模式信号TM_EN的反相信号。驱动单元212A_2基于经由第一传送单元212A_1选择性传送的第一内部输出信号SIGNAL_M1而使用电源电压驱动第一输出电路212A的输出端子，并输出第一输出信号SIGNAL_TSV1。第一传送单元212A_1包括第一与非门NAND1、第一反相器INVl和第一或非门 N0R1。第一与非门NANDl接收正常模式信号SIGNAL_EN和第一内部输出信号SIGNAL_M1，并执行与非操作。第一反相器INVl将正常模式信号SIGNAL_EN反相，并输出反相信号。第一或非门NORl接收第一内部输出信号SIGNAL_M1和第一反相器INVl的输出信号即所述反相信号，并执行或非操作。驱动单元212A_2包括第一 PMOS晶体管Pl和第一 NMOS晶体管m。 第一 PMOS晶体管Pl响应于第一与非门NANDl的输出信号，使用高电压电源来驱动第一输出电路212A的输出端子。第一 NMOS晶体管m响应于第一或非门NORl的输出信号，使用低电源电压驱动第一输出电路212A的输出端子。例如，用‘VDD’表示所述高电源电压，用 iVSS'表示所述低电源电压。参见图5B，第一输入电路222A包括第二传送单元222A_1、第一锁存器222A_2和第二驱动单元222A_3。第二传送单元222A_1响应于正常模式信号SIGNAL_EN而选择性地传送经由共用贯穿芯片通孔230传送的第一输出信号SIGNAL_TSV1，所述正常模式信号 SIGNAL_EN是测试模式信号TM_EN的反相信号。第一锁存器222A_2锁存从第二传送单元 222A_1选择性传送的第一输出信号SIGNAL_TSV1。第二驱动单元222A_3基于第一锁存器 222A_2的输出信号，使用电源电压来驱动第一输入电路222A的输出端子并输出第一内部输入信号SIGNAL_S1。第二传送单元222A_1包括第二反相器INV2和第三反相器INV3，所述第二反相器INV2用于将正常模式信号SIGNAL_EN反相并输出反相的信号，所述第三反相器INV3用于响应于正常模式信号SIGNAL_EN和第二反相器INV2的输出信号而选择性地输出第一输出信号SIGNAL_TSV1。第一锁存器222k—2包括第四反相器INV4和第五反相器 INV5，所述第四反相器INV4用于将第三反相器INV3的输出信号反相并输出反相的信号，所述第五反相器INV5用于将第四反相器INV4的输出信号反相并将反相的信号输出至第四反相器INV4的输入端子。第二驱动单元222A_3包括第二 PMOS晶体管P2和第二 NMOS晶体管N2。第二 PMOS晶体管P2响应于第四反相器INV4的输出信号，使用高电源电压来驱动第一输入电路222A的输出端子。第二 NMOS晶体管N2响应于第四反相器INV4的输出信号， 使用低电源电压来驱动第一输入电路222k的输出端子。在此，第二输出电路212B和第二输入电路222B可以被实现为与第一输出电路 212A和第一输入电路222A相同，因此不赘述第二输出电路212B和第二输入电路222B。第二输出电路212B接收测试模式信号TM_EN和第二内部输出信号SIGNAL_M2而分别代替正常模式信号SIGNAL_EN和第一内部输出信号SIGNAL_M1，并输出第二输出信号SIGNAL_TSV2 而代替第一输出信号SIGNAL_TSV1。第二输入电路222B接收测试模式信号TM_EN和第二输出信号SIGNAL_TSV2而分别代替正常模式信号SIGNAL_EN和第一输出信号SIGNAL_TSV1，并输出第二内部输入信号SIGNAL_S2而代替第一内部输入信号SIGNAL_S1。下面根据本发明的一个实施例来描述半导体集成电路200的操作。在正常模式下，正常模式信号SIGNAL_EN被使能为逻辑高电平，而测试模式信号 TM_EN被禁止为逻辑低电平。因此，第一输出电路212A和第一输入电路222k被使能，第二输出电路212B和第二输入电路222B被禁止。在这种情况下，当主芯片210的内部电路(未示出)中产生第一内部输出信号 SIGNAL_M1时，第一输出电路212A将第一内部输出信号SIGNAL_M1转换为第一输出信号 SIGNAL_TSV1，并将第一输出信号SIGNAL_TSV1输出至共用贯穿芯片通孔230。在此，第一传送单元212A_1响应于被使能的正常模式信号SIGNAL_EN而将第一内部输出信号SIGNAL_ Ml传送至驱动单元212A_2。当接收到第一内部输出信号SIGNAL_MI时，驱动单元212A_2 使用电源电压来驱动第一输出电路212A的输出端子，并将第一输出信号SIGNAL_TSV1输出至共用贯穿芯片通孔230。在此，考虑到共用贯穿芯片通孔230上的负载，驱动单元212A_2 可以以足够高的驱动力来驱动输出端子。第一输出信号SIGNAL_TSV1经过共用贯穿芯片通孔230并被传送至从芯片220。传送至从芯片220的第一输出信号SIGNAL_TSV1被输入给被使能为正常模式的第一输入电路222A。因此，第一输入电路222A将第一输出信号SIGNAL_TSV1转换为第一内部输入信号SIGNAL_S1，并将第一内部输入信号SIGNAL_S1输出至从芯片220的内部电路 (未示出)。更具体地，第二传送单元222A_1响应于被使能的正常模式信号SIGNAL_EN，将第一输出信号SIGNAL_TSV1传送至第一锁存器222A_2。第一锁存器222A_2将第一输出信号SIGNAL_TSV1反相，并将反相的信号输出至第二驱动单元222A_3。第二驱动单元222A_3 接收第一锁存器222A_2的输出信号，并使用电源电压来驱动第一输入电路222A的输出端子，并将第一内部输入信号SIGNAL_S1输出至从芯片220的内部电路(未示出)。下面描述测试模式下的操作。在测试模式下，测试模式信号TM_EN被使能为逻辑高电平，正常模式信号SIGNAL_ EN被禁止为逻辑低电平。因此，第二输出电路212B和第二输入电路222B被使能，第一输出电路212A和第一输入电路222A被禁止。在这种情况下，当主芯片210的内部电路(未示出)中产生第二内部输出信号 SIGNAL_M2时，第二输出电路212B将第二内部输出信号SIGNAL_M2转换为第二输出信号 SIGNAL_TSV2,并将第二输出信号SIGNAL_TSV2输出至共用贯穿芯片通孔230。第二输出电路212B的其余操作与第一输出电路212A的操作相同，因此省略对第二输出电路212B的其余操作的进一步描述。第二输出信号SIGNAL_TSV2经过共用贯穿芯片通孔230并被传送至从芯片220。传送至从芯片220的第二输出信号SIGNAL_TSV2被输入给被使能为测试模式的第二输入电路222B。相应地，第二输入电路222B将第二输出信号SIGNAL_TSV2转换为第二内部输入信号SIGNAL_S2，并将第二内部输入信号SIGNAL_S2输出至从芯片220的内部电路 (未示出)。第二输入电路222B的其余操作与第一输入电路222A的操作相同，因此省略对第二输入电路222B的其余操作的进一步描述。根据本发明的一个示例性实施例，通过使用共用贯穿芯片通孔来传送根据操作模式而在不同的时刻被使能的信号，可以减少用于传送这些信号的贯穿芯片通孔的数量。因此，可以减小半导体集成电路的总面积，可以增加净裸片。虽然已经参照具体的实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求书所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。
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虽然已经说明了包括输出电路的主芯片和包括输入电路的从芯片，但是本发明并不限于此，而是可以被应用于其他情况，这些情况包括其中主芯片包括输入电路而从芯片包括输出芯片的情况。
权利要求
1.一种半导体集成电路，包括半导体芯片，所述半导体芯片包括多路复用器，所述多路复用器用于响应于操作模式信号将第一信号多路复用为输出信号并输出所述输出信号；以及第一共用贯穿芯片通孔，所述第一共用贯穿芯片通孔被配置为垂直穿透所述半导体芯片并为所述输出信号的传输提供接口。
2.如权利要求1所述的半导体集成电路，还包括第二共用贯穿芯片通孔，所述第二共用贯穿芯片通孔被配置为垂直穿透所述半导体芯片并为输入信号的传输提供接口，所述输入信号是通过将第二信号多路复用而获得的，其中，所述半导体芯片还包括多路分用器，所述多路分用器被配置为响应于所述操作模式信号将所述输入信号多路分用。
3.如权利要求2所述的半导体集成电路，其中，所述第一共用贯穿芯片通孔和所述第二共用贯穿芯片通孔是贯穿硅通孔、即TSV。
4.如权利要求1所述的半导体集成电路，其中，所述多路复用器包括第一输出电路和第二输出电路，所述第一输出电路接收第一操作模式信号和所述第一信号中的第一个并响应于所述第一操作模式信号而将所述第一信号中的所述第一个输出作为所述输出信号，所述第二输出电路接收第二操作模式信号和所述第一信号中的第二个并响应于所述第二操作模式信号而将所述第一信号中的所述第二个输出作为所述输出信号。
5.如权利要求4所述的半导体集成电路，其中，所述第一操作模式信号和所述第二操作模式信号是彼此反相的信号。
6.一种半导体集成电路，包括第一半导体芯片，所述第一半导体芯片包括第一输出电路和第二输出电路，所述第一输出电路在第一操作模式下被使能并输出第一输出信号，所述第二输出电路在第二操作模式下被使能并输出第二输出信号；第二半导体芯片，所述第二半导体芯片包括第一输入电路和第二输入电路，所述第一输入电路在所述第一操作模式下被使能并接收所述第一输出信号，所述第二输入电路在所述第二操作模式下被使能并接收所述第二输出信号；以及第一共用贯穿芯片通孔，所述第一共用贯穿芯片通孔被配置为垂直穿透所述第一半导体芯片，一端与所述第一输出电路和所述第二输出电路耦合，而另一端与所述第一输入电路和所述第二输入电路耦合，并且所述第一共用贯穿芯片通孔为在不同的操作模式下被使能的所述第一输出信号和所述第二输出信号的传输提供接口，所述不同的操作模式包括所述第一操作模式和所述第二操作模式。
7.如权利要求6所述的半导体集成电路，其中，所述第一共用贯穿芯片通孔是贯穿硅通孔、即TSV。
8.如权利要求6所述的半导体集成电路，其中，所述第一输出电路和所述第一输入电路响应于测试模式信号而被使能，所述第二输出电路和所述第二输入电路响应于正常模式信号被使能，所述正常模式信号是所述测试模式信号的反相信号。
9.如权利要求8所述的半导体集成电路，其中，所述第一输出电路包括第一传送单元，所述第一传送单元用于响应于所述测试模式信号而选择性地传送从所述第一半导体芯片的内部电路输入的第一内部输出信号；以及第一驱动单元，所述第一驱动单元用于根据从所述第一传送单元选择性传送来的所述第一内部输出信号，使用电源电压来驱动所述第一输出电路的输出端子并输出所述第一输出信号。
10.如权利要求9所述的半导体集成电路，其中，所述第一输入电路包括第二传送单元，所述第二传送单元用于响应于所述测试模式信号而选择性地传送从所述第一驱动单元输出的所述第一输出信号；以及第一锁存器，所述第一锁存器用于锁存从所述第二传送单元选择性传送来的所述第一输出信号；以及第二驱动单元，所述第二驱动单元用于根据所述第一锁存器的输出信号，使用电源电压来驱动所述第一输入电路的输出端子并将第一内部输入信号输出至所述第二半导体芯片的内部电路。
11.如权利要求8所述的半导体集成电路，其中，所述第二输出电路包括第三传送单元，所述第三传送单元用于响应于所述正常模式信号而选择性地传送从所述第一半导体芯片的内部电路输入的第二内部输出信号；以及第三驱动单元，所述第三驱动单元用于根据从所述第三传送单元选择性传送来的所述第二内部输出信号来驱动所述第二输出电路的输出端子并输出第二输出信号。
12.如权利要求11所述的半导体集成电路，其中，所述第二输入电路包括第四传送单元，所述第四传送单元用于响应于所述正常模式信号而选择性地传送从所述第三驱动单元输出的所述第二输出信号；第二锁存器，所述第二锁存器用于锁存从所述第四传送单元选择性传送来的所述第二输出信号；以及第四驱动单元，所述第四驱动单元用于根据所述第二锁存器的输出信号，使用电源电压来驱动所述第二输入电路的输出端子并将第二内部输入信号输出至所述第二半导体芯片的内部电路。
13.如权利要求6所述的半导体集成电路，其中，所述第一半导体芯片被层叠在所述第二半导体芯片之上。
14.如权利要求13所述的半导体集成电路，还包括突起焊盘，所述突起焊盘被配置为将所述共用贯穿芯片通孔电连接至所述第二半导体
15.如权利要求6所述的半导体集成电路，其中，所述第二半导体芯片还包括第三输出电路和第四输出电路，所述第三输出电路在所述第一操作模式下被使能并输出第三输出信号，所述第四输出线路在所述第二操作模式下被使能并输出第四输出信号，所述第一半导体芯片还包括第三输入电路和第四输入电路，所述第三输入电路在所述第一操作模式下被使能并接收所述第三输出信号，所述第四输入电路在所述第二操作模式下被使能并接收所述第四输出信号，并且所述半导体集成电路还包括第二共用贯穿芯片通孔，所述第二共用芯片通孔被配置为垂直地穿透所述第一半导体芯片，一端与所述第三输入电路和所述第四输入电路耦合，而另一端与所述第三输出电路和所述第四输出电路耦合，并且所述第二共用芯片通孔为在不同的操作模式下被使能的所述第三输出信号和所述第四输出信号的传输提供接口，所述不同的操作模式包括所述第一操作模式和所述第二操作模式。
16.如权利要求15所述的半导体集成电路，其中，所述第三输出电路和所述第三输入电路响应于所述测试模式信号被使能，所述第四输出电路和所述第四输入电路响应于所述正常模式信号被使能，所述正常模式信号是所述测试模式信号的反相信号。
17.如权利要求15所述的半导体集成电路，其中，所述第二共用贯穿芯片通孔是贯穿硅通孔、即TSV。
全文摘要
本发明公开了一种半导体集成电路，包括第一半导体芯片，包括在第一操作模式下被使能并输出第一输出信号的第一输出电路和在第二操作模式下被使能并输出第二输出信号的第二输出电路；第二半导体芯片，包括在第一操作模式下被使能并接收第一输出信号的第一输入电路和在第二操作模式下被使能并接收第二输出信号的第二输入电路；以及共用贯穿芯片通孔，被配置为垂直穿透第一半导体芯片，一端与第一输出电路和第二输出电路耦合，而另一端与第一输入电路和第二输入电路耦合，并为在不同的操作模式下使能的第一输出信号和第二输出信号的传输提供接口，所述不同的操作模式包括第一操作模式和第二操作模式。
文档编号H03K19/0175GK102315845SQ20101028477
公开日2012年1月11日 申请日期2010年9月17日 优先权日2010年7月6日
发明者丘泳埈, 尹泰植 申请人:海力士半导体有限公司