专利名称：频率合成器的制作方法
技术领域：
本发明涉及用作诸如在超低功率(ULP)的基于脉冲的无线电收发机中的频率合成器的数字锁相环电路。
背景技术：
下变换RF接收机的体系结构需要频率合成器以在信道滤波可以用低通(Iow-Q) 滤波器实现的地方将所接收的RF信号转换为更低的频率。频率合成器也可以用于将基带信息上变换到无线通信中的RF频率。RF收发机中的合成器必须能够提供在所期望的工艺电压温度(PVT)变化的范围内的具有非常高的绝对精度的净(即低噪声)频率信号，并且通常是收发机中高功耗的模块。在基于脉冲无线电(IR)的收发机中，尤其在低数据速率的超低功率(ULP)无线电的上下文中，所发射的信号包括具有高RF中心频率和固定脉冲重复频率(PRF)的短持续时间脉冲序列。通过改变脉冲的相位、幅度、频率或位置来将数据编码，分别实现相移键控 (PSK)、通断键控(OOK)和频移键控(FSK)或脉冲位置调制(PPM) [5]的公知的调制方案。主要通过占空比系统(即，对于大部分的使用时间，使系统进入“睡眠模式”)来获得在接收和发射模式中所使用能量的减少。根据在突发模式中产生的PRF，并且与按照开环模式操作并且周期校准的数字受控振荡器(DCO)产生的输入脉冲同步，在典型接收机信号路径中的电路，如低噪声放大器 (LNA)、混频器和IF放大器，可以占空比操作。典型地，在发射机侧使用校准脉冲产生器来上变换基带信息，这避免了使用高功耗的振荡器。在接收机侧，为了在超低功率下操作，将占空下变换的体系结构与突发模式和周期性校准的自由运行的DCO相结合。通过在脉冲级使所有的收发机模块占空比操作，S卩，通过在所发射和所接收的脉冲之间停止包括频率产生系统的全部无线电，可以实现高能效的系统。高频率合成器通常是无线传感器网络(WSN) [3]中最高功耗的模块。它们必须是精确的，并且已经付出了相当大的努力来实现足够精度的低功率PLL。在下面的参考文献[3]和W]中，自由运行的数字受控振荡器(DCO)被周期性地校准。虽然固有的降低的复杂性使得上述体系结构尤其节能，但是在随后校准步骤之间的温度和电压变化的相关联的敏感性使得在大多数应用中使用自由运行的DCO(即，没有中心频率的闭环调节)不实际。实际上，温度和电压供给的变化不是可预知的，并且会引起不能容忍的所产生频率的较大漂移(drift)。而且，所产生频率的精度限于较小的百分比。提高所产生RF频率稳定性和精度的传统方法是以锁相环电路(PLL)的形式在反馈环中嵌入DC0。在以下引用的参考文献[1]和[2]中公开了已知的配置。输出频率是较低参考频率的倍乘版本，该较低参考频率通常对PVT的变化是不敏感的。例如，参考文献[2] 公开了数字受控振荡器，设计为在比10-40MHZ的晶体振荡器参考频率高，大约在2. 4GHz大小的频率量级操作。常规PLL可以获得百万分之几(ppm)的精度，但是其通常被设计为满足严格的相位噪声和谱纯度需求。这导致了高功率消耗，不适合用于诸如WSN节点之类的ULP应用。全数字式锁相环电路(ADPLL) 10与以下参考文献[1]描述的全数字式锁相环电路相似。在图2中示出了电路10的相关联DCO和参考相位信号。通过对输出频率Ftl的上升时钟跃迁的数量计数来确定DCO相位信号ΡΒω。通过在频率参考时钟(RefClock)的每个上升沿累加频率命令字(FCW)来获得参考相位PkefDO。通过同步算术相位检测器11从参考相位PKEF[k]中减去采样DCO相位信号Pra[k]。因此，所获得的数字相位误差由数字环滤波器12调整，数字环滤波器12向DC013提供数字控制字(DCW)。在倾向于减少参考相位信号PKEF[k]和DCO相位信号Pra[k]之间的相位差的趋势下，DCO控制字DCW改变DCO的频率输出F。。因为RefClock —般是恒定频率(因为它典型地从稳定晶体振荡器中获得)，所以参考相位信号PkefR]是线性时间函数，并且它的斜率FCW · RefClock与所需频率相对应。当PLL锁定时，在PKEF[k]和Pra[k]之间的相位中的误差和因此的频率中的误差平均起来是零；输出频率是稳定参考频率的倍乘版本。这种类型的配置的缺点是DCO和计数器14的高功率需求。因为这些组件总是有源的，所以这种类型的频率合成器一般不适合于功率消耗最小化的ULP应用。在特征是低活动性的WSN节点，PLL可以占空比操作以节电。这建议PLL应该在 “突发模式”下操作，在突发模式中产生的信号的短脉冲串(burst)被节能的长空闲周期隔开。如参考文献[5]所公开的一样，虽然突发模式的PLL没有常规PLL精确，但是可实现的频率精度可以轻松满足WSN应用的需求。而且，与自由运行的振荡器相比，由于PLL闭环的本质，它更不易于频率漂移。但是，突发模式PLL的问题在于在活跃和空闲周期之间的过渡期间，需要特定的体系结构来保证稳定性，以及需要快速启动电路来避免额外的功率消耗。
发明内容
本发明的目的在于提供用于超低功率RF收发机的频率合成器，该超低功率RF收发机能够在突发模式下操作，同时保持较低的频率误差。根据本发明，提供了用于无线电收发机的低功率频率合成器电路，合成器电路包括-数字受控振荡器，配置为产生具有频率的输出信号，通过输入数字控制字控制频率；-连接在数字受控振荡器的输出和输入之间的反馈环，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字和输出信号中获得的误差；以及-与数字受控振荡器和反馈环连接的占空比模块，配置为产生多个控制信号，以在输入参考时钟信号的设定部分时钟周期，周期性地使能和禁用数字受控振荡器。本发明旨在利用数字锁相环通过PLL的占空比操作来降低频率合成器的功率消耗，同时不管PVT的变化如何都保持输出频率的精确限定。可选地，反馈环配置为响应于多个控制信号中的一个信号，存储数字控制字；以及随后使能数字受控振荡器时，使用所存储的数字控制字来控制数字受控振荡器。存储脉冲间的数字控制字的优点在于将数字受控振荡器操持在校准状态；当随后使能数字受控振荡器时，减少了调节的需求；以及因此减少了振荡器的启动周期。可选地，占空比模块包括有限状态机(FSM)或者以有限状态机的形式，有限状态机配置为产生参考时钟信号驱动的多个控制信号。有限状态机可以配置为产生设定系列的时间信号，用于控制定时禁用信号的不同部分，定时禁用信号将对每个部分的操作保持在最少时间，进而使功率需求最小化。可选地，数字受控振荡器包括流控环形振荡器(current-controlled ring oscillator)和数模转换器。数模转换器配置为接收数字控制字，向环形振荡器提供电流。 该电流确定输出频率信号的频率。与LC振荡器相比，环形振荡器启动较快，由于需要振荡器足够快地启动以使输出信号在每个脉冲的起始处相当稳定，因此环形振荡器是优选的。典型地，环形振荡器包括按照闭环配置的多个延迟级，振荡器的输出频率可以通过施加到每个延迟级的互补输入电压来控制。典型地，环形振荡器还包括一对电容器，被布置为当禁用数字受控振荡器时，存储互补输入电压。在先前的脉冲仍然存储在电容器中的期间，一旦施加电压，数字受控振荡器就减少振动器的启动周期。优选地，数字受控振荡器的数模转换器包括R/2R电阻器网络。可选地，占空比模块配置为提供控制信号，以在使能DCO之前一个或多个参考时钟周期，使用所存储的数字控制字在预定阶段使能数字受控振荡器。在这个预定阶段，可以根据产生信号之前的频率控制字输入调节互补输入电压，进而改善输出信号的频率精度， 同时保持振荡器最少操作以节电。占空比模块可以配置为根据输入数据信号调制由数字受控振荡器产生的连续脉冲的瞬间位置(temporal position)。这种脉冲位置调制(PPM)方案可以允许使用一种简单的方法对合成器输出上的数据进行编码，尤其在不需要高比特率的情况下使用。典型地，反馈环包括计数器模块和相差模块。计数器模块配置为当使能数字受控振荡器时，对来自数字受控振荡器的输出信号的周期计数；以及向相差模块提供输出相位信号。相差模块配置为接收输入频率以确定数字控制字。占空比模块可以配置为当使用多个控制信号之一使能数字受控振荡器时，重置计数器。反馈环可以包括第一反馈环，配置为提供数字控制字的第一部分以粗略控制数字受控振荡器的输出频率；第二反馈环，配置为提供数字控制字的第二部分以精细控制数字受控振荡器的输出频率。使用第二反馈环精细频率控制允许细调以使DCO输出的最后上升沿和参考时钟沿对准，减少总误差并提高精度。可选地，第一和第二反馈环包括累加器模块，配置为提供数字控制字的各个部分， 并且当禁用数字受控振荡器时存储数字控制字的部分。因此，每个累加器维持振荡器的脉冲之间的校准状态，阻止振荡器漂移偏离与设定频率之间的对准。第一反馈环可以配置为控制数字受控振荡器的输出频率信号在参考时钟信号的连续跃迁之间的周期的数量；而第二反馈环配置为使数字受控振荡器输出频率信号的跃迁与参考时钟信号中相应的跃迁之间的时间差最小。每个反馈环可以包括累加器模块，配置为提供数字控制字的各个部分，以及当禁用数字受控振荡器时，存储数字控制字的部分。第一反馈环可以配置为仅当连续的参考时钟信号跃迁之间的输出频率信号的周期数量与由频率控制字指示的周期数量相差一个或多个周期时，改变数字控制字中更高有效的相应部分。这可以通过在第一反馈环中的求和模块的传输特性中设置死区(deadband) 来实现，例如，以下面的形式求和模块的输出误差信号与频率控制字和参考时钟信号连续跃迁之间的输出频率信号的周期数量之间的差之间的关系中的水平死区。改变数字控制字中更高有效的相应部分的一个或多个位以使输出频率信号的跃迁与参考时钟信号的相应的跃迁之间的时间差最小化。这可以通过在第二反馈环中的求和模块的传输特性中设置死区(deadband)来实现，例如，以下面的形式求和模块的输出误差信号与频率控制字和参考时钟信号连续跃迁之间的输出频率信号的周期数量之间的差的关系中的垂直死区。优选地，占空比模块配置为向数字受控振荡器提供多个控制信号之一，促使在预置阶段使能数字受控振荡器以在使能数字受控振荡器产生输出信号之前接收所存储的数字控制字。在提供输出信号之前为振荡器预置一个参考时钟周期，允许振荡器处于期望的频率，进而提高输出的总体精度。优选地，本发明的频率合成器实现为集成电路中的模块，例如，在无线传感器网络中构成集成电路的一部分。在锁相环的频率产生电路中施加占空比允许电路在比现有数字锁相环电路显著低的功率水平操作。这使得根据本发明的锁相环电路按照突发模式操作，进而实现超低功率频率合成器，并提供无线传感器网路应用的无线电收发机所需要的足够的频率精度。根据本发明的数字锁相环电路的特别优点在于提高了能效，并且对工艺电压温度(PVT)变化的敏感性较低。本发明允许产生高精度中心频率的脉冲列(train)。这进而允许占空比模块调制脉冲列以直接将对传输到RF带宽的信息编码。
现在以示例和参考附图的方式描述本发明，其中图1是相域全数字锁相环电路(ADPLL)的示意性框图；图2示出了图IPLL的DCO和参考相位信号；图3示出了占空比ADPLL的示意性框图；图4示出了用于图3占空比ADPLL的同步、DCO相位和参考相位信号；图^iJb和5c示出了示例占空比ADPLL系统的a) DCO控制字、b)瞬间输出频率和c)输出电压信号随时间变化的函数；图6是占空比ADPLL备选实施例的示意性框图；图7示出了用于图6中占空比ADPLL的各种波形；图fe和8b示出了图6占空比ADPLL的a)粗获取和b)细调；图9a和9b示出了用于图6的占空比ADPLL的a)粗获取和b)细调的计数器和减法器块的传输特性；图10是与占空比ADPLL —起使用的数字受控振荡器的示意性电路图Ila和lib示出了示例占空比ADPLL的测量输出，图lib示出了图Ila中信号的放大视图；图12示出了示例占空比ADPLL设定时间的测量；图13示出了示例占空比ADPLL测量频率偏差随时间变化的函数；以及图14示出了示例占空比ADPLL在单一脉冲串期间，来自DCO的输出的测量瞬间频率随时间变化的函数。
具体实施例方式本发明的目的是产生具有固定时间宽度和中心频率的脉冲列，中心频率被锁定为参考时钟频率(RefClock)，典型地是参考时钟频率的倍乘。图3描述了示例频率合成器30的示意性框图，包括相域全数字锁频环(ADFLL)31和作为占空比模块的有限状态机 (FSM) 32。ADFLL31中的所有块均是选通的以使产生两个连续顶脉冲之间的功率消耗最小化。采用适当的同步，反馈环的稳定性得以保持，并且DC033的输出频率被锁定为稳定参考频率输入RefClock，具有低功率消耗。一般来说，频率合成器电路30包括具有计数器模块35、36和相差模块34、37的反馈环31，计数器模块35、36配置为当使能数字受控振荡器33时，对来自数字受控振荡器33 的输出信号的周期计数；以及向相差模块34、37提供输出相位信号PDro[k]。相差模块配置为接收输入频率控制字FCW和输出相位信号PDjk]，以及提供误差信号输出(^以确定数字控制字DCW。图4示出了占空比模块32提供的同步信号和与合成器30的操作相关联的相位信号。DC033在参考时钟RefClock的N个时钟周期是使能或激活的；而在保持M-N个时钟周期期间是禁用和断开的，其中M是RefClock和脉冲重复频率PRF之间的比率。平均功率消
N
耗与占空比因子T7成比例。 M通过在每个RefClock信号43的上升沿累加频率命令字(FCW)来获取参考相位 Peef[k](图4)。因为来自占空比模块32的同步信号DC0ENABlE44选通了累加器34(图3)，所以参考相位PKEF[k]是占空比锯齿信号41的形式(图4)。将累加器34的模数选为与N相等以将锯齿信号41的每个周期的初始相位固定为零。DCO相位信号ΡΒω45是输出频率Ftlt5 为了使初始DCO相位与初始参考相位对准，在通过来自占空比模块32的COUNTERkeset同步信号46激活DC033之前，重置计数器35。在同步算术相位检测器37中将参考相位PKEF[k] 减去采样器36采样的DCO相位PraDO42。通过例如HR环滤波形式的数字环滤波器38， 调整相位检测器37输出的数字相位误差Φ e，数字环滤波器38的输出向DC033提供数字控制字(DCW)。因为选通了相位检测器38和环滤波器38，所以在每个脉冲串最后采样的相位和环滤波器的存储器被用于为随后的脉冲串获取初始控制字。虽然在脉冲串之间系统是关闭的，但是存储这个信息。因此，一般来说，ADFLL31的反馈环配置为响应于来自占空比模块的多个控制信号输出之一，存储数字控制字，以及当随后使能数字受控振荡器33时，使用所存储的数字控制字DCW控制数字受控振荡器33。DCO控制字DCW朝着趋向于减少参考相位信号Pkef [k] 41和采样DCO相位信号Pdco[k]42之间的相差的方向改变DC033的输出频率。当PLL31锁定时，Peef[k] = Pdco[k]；来自DC031的输出包括具有中心频率的脉冲列，中心频率是RefClock参考频率的倍乘，参考频率通常对PVT变化不敏感。
权利要求
1.一种用于无线电收发机的低功率频率合成器电路，所述合成器电路包括-数字受控振荡器，配置为产生具有频率的输出信号，通过输入数字控制字控制频率；-连接在数字受控振荡器的输出和输入之间的反馈环，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字和输出信号中获得的误差；以及-与数字受控振荡器和反馈环连接的占空比模块，配置为产生多个控制信号，以在输入参考时钟信号的设定部分时钟周期，周期性地使能和禁用数字受控振荡器。
2.如权利要求1的频率合成器电路，其中，反馈环配置为响应于所述多个控制信号中的一个信号，存储数字控制字；以及随后当使能数字受控振荡器时，使用所存储的数字控制字来控制数字受控振荡器。
3.如权利要求1或2的频率合成器电路，其中，占空比模块包括有限状态机，配置为产生参考时钟信号驱动的所述多个控制信号。
4.如权利要求2或3的频率合成器电路，其中，占空比模块配置为提供控制信号，以在使能来自合成器的输出频率信号之前一个或多个参考时钟周期，使用所存储的数字控制字在预定阶段使能数字受控振荡器。
5.如前述任一项权利要求的频率合成器电路，其中，占空比模块配置为调制输入数据信号的瞬间位置。
6.如前述任一项权利要求的频率合成器电路，其中，反馈环包括计数器模块和相差模块，计数器模块配置为当使能数字受控振荡器时，对来自数字受控振荡器的输出信号的周期计数以及向相差模块提供输出相位信号；相差模块配置为接收输入频率控制字和输出相位信号，并提供误差信号输出以确定数字控制字。
7.如权利要求6的频率合成器电路，其中，占空比模块配置为当使用所述多个控制信号之一使能数字受控振荡器时，重置计数器。
8.如前述任一项权利要求的频率合成器电路，其中，反馈环包括第一反馈环，配置为提供数字控制字的第一部分以粗略控制数字受控振荡器的输出频率；第二反馈环，配置为提供数字控制字的第二部分以精细控制数字受控振荡器的输出频率。
9.如权利要求8的频率合成器电路，其中，第一反馈环配置为控制数字受控振荡器的输出频率信号在参考时钟信号的连续跃迁之间的周期的数量；第二反馈环配置为使数字受控振荡器的输出频率信号的跃迁与参考时钟信号中相应的跃迁之间的时间差最小。
10.如权利要求8或9的频率合成器电路，其中，第一反馈环和第二反馈环包括累加器模块，配置为提供数字控制字的各个部分，并且当禁用数字受控振荡器时存储数字控制字的相应部分。反馈环配置为仅当连续的参考时钟信号跃迁之间的输出频率信号的周期数量与频率控制字所指示的周期数量之间相差一个或多个周期时，改变数字控制字中更高有效的相应部分。
11.如权利要求11的频率合成器电路，其中，第二反馈环配置为将数字控制字的更低有效的相应部分改变一个或多个位，以使输出频率信号的跃迁与参考时钟信号中相应的跃迁之间的时间差最小。
12.一种集成电路，包括前述任一项权利要求的频率合成器。
13.一种集成电路，包括前述任一项权利要求的频率合成器。
全文摘要
一种用于无线电收发机的低功率频率合成器电路(30)，合成器电路包括数字受控振荡器(33)，配置为产生具有频率的输出信号(F0)，通过输入数字控制字(DCW)控制频率；连接在数字受控振荡器的输出和输入之间的反馈环(35-38)，配置为向数字受控振荡器的输入提供数字控制字，数字控制字来自从输入频率控制字(FCW)和输出信号中获得的误差；以及与数字受控振荡器和反馈环连接的占空比模块(32)，配置为产生多个控制信号，以在输入参考时钟信号(RefClock)的设定部分时钟周期，周期性地使能和禁用数字受控振荡器。
文档编号H03K3/03GK102369665SQ201080014386
公开日2012年3月7日 申请日期2010年3月30日 优先权日2009年4月3日
发明者吕西安·约翰内斯·布伦默斯, 多米尼克斯·马蒂纳斯·威廉默斯·莱纳特, 布拉姆·诺塔, 法比奥·塞巴斯蒂亚诺, 萨尔瓦托·德拉戈 申请人:Nxp股份有限公司