专利名称：互锁电路和包括该互锁电路的互锁系统的制作方法
技术领域：
本发明涉及一种互锁电路，并且更具体地涉及一种用于进行先入先出(FIFO)操作的互锁电路和一种包括该互锁电路的互锁系统。
背景技术：
互锁电路是指如下电路当多个电路中的一个电路进行操作时，即使向所述多个电路中的其它电路施加输入信号，也防止这些其它电路进行操作。也就是说，互锁电路是指用于防止电路操作直至满足特定条件的电路。
发明内容
本发明提供一种互锁电路以及一种包括该互锁电路的互锁系统，该互锁电路执行先入先出功能，并且如果向多个电路的输入和来自多个电路的输出在基本上相同的时间发生，则偏移所述输入和输出以抑制同时发生的输入信号。本发明还提供一种互锁电路以及一种包括该互锁电路的互锁系统，该互锁电路不考虑暂时峰信号而提供输出信号，并通过在禁用一个输出信号之后插入预定空载时间来减小输出信号误差。在一些示例实施例中，提供一种包括输入延迟单元和输出抑制单元的互锁电路。 输入延迟单元延迟多个输入信号，提供多个延迟输入信号并通过对多个延迟输入信号进行逻辑运算来提供多个排他输入信号。输出抑制单元基于多个排他输入信号和多个输入信号来提供非同时启用的多个输出信号。输入延迟单元可以包括延迟单元，包括分别延迟多个输入信号并提供多个延迟输入信号的多个输入延迟电路；以及排他逻辑运算单元，包括通过对多个延迟输入信号分别进行排他逻辑运算来提供多个排他输入信号的多个排他逻辑运算电路。在多个排他逻辑运算电路中包括的第一排他逻辑运算电路可以通过对在多个延迟输入信号中包括的第一延迟输入信号和除了第一延迟输入信号之外的延迟输入信号的互补信号进行逻辑AND运算来提供在多个排他输入信号中包括的第一排他输入信号。多个输入延迟电路可以包括第一输入延迟电路，并且第一输入延迟电路可以包括第一晶体管和第二晶体管、第一电阻器和第二电阻器、以及电容器。第一晶体管可以包括 栅极，接收在多个输入信号中包括的第一输入信号；以及第一端子，接收供电电压。第一电阻器可以连接于第一节点与第一晶体管的第二端子之间。第二晶体管可以包括栅极，接收第一输入信号；第一端子，连接到接地电压；以及第二端子，连接到第一节点。第二电阻器可以连接于第一节点与第二节点之间。电容器可以连接于地电压与第二节点之间。例如，
6多个延迟输入信号可以包括第一延迟输入信号，并且第一延迟输入信号可以由第二节点提供。当第一输入信号从逻辑状态“低”向逻辑状态“高”转变时，第一延迟输入信号可以被延迟预定输入延迟时间，而当第一输入信号从逻辑状态“高”向逻辑状态“低”转变时，第一延迟输入信号可以被延迟预定空载时间。预定延迟时间可以包括预定输入延迟时间和预定空载时间。可以基于第一电阻器和第二电阻器来确定预定输入延迟时间和预定空载时间。例如，预定空载时间可以比预定输入延迟时间长。输出抑制单元可以包括多个输出抑制电路，每个输出抑制电路包括设置电路、重置电路和输出锁存电路。设置电路可以通过基于在多个排他输入信号中包括的第一排他输入信号、在多个延迟输入信号中包括的第一延迟输入信号和与在多个输入信号中包括的第二输入信号的互补信号对应的第二互补输入信号进行逻辑AND运算来提供第一设置信号。 重置电路可以通过对第二输出信号和与第一输入信号的互补信号对应的第一互补输入信号进行OR逻辑运算来提供第一重置信号。输出锁存电路可以基于第一设置信号和第一重置信号来提供第一输出信号。输出锁存电路可以响应于第一设置信号而启用第一输出信号，而响应于第一重置信号而禁用第一输出信号。在一些示例实施例中，提供一种互锁电路，该互锁电路包括延迟单元，接收第一输入信号和第二输入信号、将第一输入信号和第二输入信号延迟预定延迟时间并提供第一延迟输入信号和第二延迟输入信号；排他逻辑运算单元，通过对第一延迟输入信号和第二延迟输入信号进行排他逻辑运算来提供第一排他输入信号和第二排他输入信号；噪声去除单元，基于第一重置信号和第二重置信号以及第一延迟输入信号和第二延迟输入信号来提供第一噪声抑制信号和第二噪声抑制信号；设置单元，基于第一噪声抑制信号、第一排他输入信号和第二输入信号来提供第一设置信号，而基于第二噪声抑制信号、第二排他输入信号和第一输入信号来提供第二设置信号；重置单元，基于第一输入信号和第二输出信号来提供第一重置信号，而基于第二输入信号和第一输出信号来提供第二重置信号；以及输出锁存单元，基于第一设置信号和第一重置信号来提供第一输出信号，而基于第二设置信号和第二重置信号来提供第二输出信号。噪声去除单元可以包括第一噪声去除锁存电路，响应于第一延迟输入信号而启用第一噪声抑制信号，而响应于第一重置信号而禁用第一噪声抑制信号；以及第二噪声去除锁存电路，响应于第二延迟输入信号而启用第二噪声抑制信号，而响应于第二重置信号而禁用第二噪声抑制信号。设置单元可以包括第一设置电路和第二设置电路。第一设置电路可以通过对第一噪声抑制信号、第一排他输入信号和与第二输入信号的互补信号对应的第二互补输入信号进行逻辑AND运算来提供第一设置信号，而第二设置电路可以通过对第二噪声抑制信号、第二排他输入信号和与第一输入信号的互补信号对应的第一互补输入信号进行逻辑AND运算来提供第二设置信号。重置单元可以包括第一重置电路和第二重置电路。第一重置电路可以通过对第二输出信号和与第一输入信号的互补信号对应的第一互补输入信号进行OR逻辑运算来提供第一重置信号，而第二重置电路可以通过对第一输出信号和与第二输入信号的互补信号对应的第二互补输入信号进行OR逻辑运算来提供第二重置信号。输出锁存单元可以包括第一输出锁存电路和第二输出锁存电路，并且所述第一输出锁存电路和第二输出锁存电路中的每个输出锁存电路都可以是接收第一设置信号和第二设置信号作为设置信号而接收第一重置信号和第二重置信号作为重置信号的重置/设置锁存电路。因而，第一输出锁存电路可以响应于第一设置信号而启用第一输出信号，而响应于第一重置信号而禁用第一输出信号，而第二输出锁存电路可以响应于第二设置信号而启用第二输出信号，而响应于第二重置信号而禁用第二输出信号。第一输出锁存电路可以在第一设置信号和第一重置信号均被禁用时维持第一输出信号的先前状态，而第二输出锁存电路可以在第二设置信号和第二重置信号均被禁用时维持第二输出信号的先前状态。在一些示例实施例中，提供一种包括互锁电路和输出端子的互锁系统。互锁电路接收第一输入信号和第二输入信号并提供非同时启用的第一输出信号和第二输出信号。输出端子响应于第一输出信号和第二输出信号来提供系统输出信号。互锁电路包括输入延迟单元和输出抑制单元。输入延迟单元将第一输入信号和第二输入信号延迟预定延迟时间， 提供第一延迟输入信号和第二延迟输入信号，并且通过对第一延迟输入信号和第二延迟输入信号进行逻辑运算来提供第一排他输入信号和第二排他输入信号。输出抑制单元基于第一排他输入信号和第二排他输入信号、第一输入信号和第二输入信号以及第一延迟输入信号和第二延迟输入信号来启用第一输出信号和第二输出信号，而基于第一输入信号和第二输入信号以及第一输出信号和第二输出信号来禁用第一输出信号和第二输出信号。输出端子可以包括第一输出晶体管，包括接收第一输出信号的栅极和接收高供电电压的第一端子；以及第二输出晶体管，包括接收第二输出信号的栅极、连接到第一输出晶体管的第二端子的第一端子以及连接到接地电压的第二端子。可以通过第一输出晶体管的第二端子、也就是第二输出晶体管的第一端子提供系统输出信号。输出端子可以包括RS锁存器和功率输出单元。RS锁存器可以响应于第一输出信号而启用功率输入信号，而响应于第二输出信号而禁用功率输入信号。功率输出单元可以响应于功率输入信号而提供系统输出信号。例如，功率输出单元可以包括第一输出晶体管，包括接收功率输入信号的栅极和连接到第一高供电电压的第一端子；以及第二输出晶体管，包括接收功率输出信号的栅极、连接到第一输出晶体管的第二端子的第一端子以及连接到第二高供电电压的第二端子。可以从第一输出晶体管的第二端子提供系统输出信号。互锁系统还可以包括第一输入信号生成单元，包括串联连接于第一高供电电压与接地电压之间的第三电阻器和第三输出晶体管，并且响应于第一脉冲信号而向在第三电阻器与第三输出晶体管之间的端子提供第一输入信号；以及第二输入信号生成单元，包括串联连接于第一高供电电压与接地电压之间的第四电阻器和第四输出晶体管，并且响应于第二脉冲信号而向在第四电阻器与第四输出晶体管之间的端子提供第二输入信号。
根据结合附图进行的以下详细描述能够更清楚地理解说明性的、非限制性的示例实施例
图1是示出根据一些示例实施例的互锁电路的框图；图2是示出图1的互锁电路的输入延迟单元的框图；图3是示出根据一些示例实施例的输入延迟单元的图；图4是示出根据一些示例实施例的输入延迟电路的电路图；图5是示出根据一些示例实施例的输出抑制单元的框图；图6是示出根据一些示例实施例的第一输出抑制电路的图；图7至图10是用于说明图1至图6的互锁电路的操作的时序图；图11是示出根据一些示例实施例的互锁电路的图；图12是示出根据一些示例实施例的包括互锁电路的互锁系统的图；图13是示出根据一些示例实施例的包括互锁电路的互锁系统的图。
具体实施例方式这里公开了详细的说明性示例实施例。然而，这里公开的具体结构和功能细节仅为了描述示例实施例。然而，本发明可以用许多替代形式来体现而不应当理解为仅限于这里所阐述的示例实施例。因而，尽管示例实施例能够有各种修改和替代形式，但是在附图中通过示例的方式示出并在这里详细描述其实施例。然而，应当理解并非意图使示例实施例限于所公开的特定形式，而是恰好相反，示例实施例将覆盖落入本发明的范围内的所有修改、等同和替代方案。能够理解，虽然术语第一、第二等可以在这里用来描述各种元件，但是这些元件不应当受这些术语限制。这些术语仅用来区分一个元件与另一元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不脱离示例实施例的范围。能够理解，当元件或层称为“形成于另一元件或层上”时，其可以直接或间接地形成于另一元件或层上。也就是说，例如可以存在中间元件或层。相反地，当元件或层称为 “直接地形成于另一元件上”时，不存在中间元件或层。应当以类似方式解释用来描述元件
或层之间关系的其它词语(例如，“在......之间”与“直接地在......之间”、“相邻”与
“直接地相邻”等)。这里使用的术语仅为了描述特定实施例而并非意图限制示例实施例。如这里所用，单数形式“一个/ 一种”、“该/所述”等意图也包括复数形式，除非上下文另有清楚地表示。还能够理解，措词“包括”在这里使用时指定存在所声明的特征、整体、步骤、操作、元件和/或部件，但是并不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、部件和/或其组合。除非另有限定，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属技术领域中的普通技术人员普遍理解的含义相同的含义。还能够理解，诸如在常用词典中定义的术语那样的术语应当理解为具有与它们在相关领域的背景下的含义一致的含义而不能以理想化或者过于形式化的观念来解释，除非这里明确地如此限定。现在将参考其中示出本发明的示例性实施例的附图更完全地描述本发明。在附图中，相同的元件由相同的标号表示并且不会给出其重复说明。图1是示出根据一些示例实施例的互锁电路10的框图。
参照图1，互锁电路10可以包括输入延迟单元100和输出抑制单元200。输入延迟单元100接收包括多个输入信号的输入信号IN，延迟该输入信号IN并通过对延迟的输入信号进行逻辑运算来提供包括多个排他输入信号的排他输入信号XIN。延迟的输入信号可以对应于多个延迟输入信号。例如，当通过对在多个延迟输入信号中包括的第一延迟输入信号和第二延迟输入信号进行逻辑运算来提供第一排他输入信号和第二排他输入信号时，可以通过对第一延迟输入信号和第二延迟输入信号的互补信号进行逻辑 AND运算来提供第一排他输入信号，并且可以通过对第二延迟输入信号和第一延迟输入信号的互补信号进行逻辑AND运算来提供第二排他输入信号。输出抑制单元200基于排他输入信号XIN、输入信号IN和包括多个延迟输入信号的延迟输入信号DIN来提供包括多个输出信号的输出信号OUT。在互锁电路10中，在同一时间点的多个输出信号之中只有一个输出信号可以被启用并且可以对应于逻辑状态“高”。 也就是说，为了防止同时启用多个输出信号，互锁电路10可以通过对排他输入信号XIN、输入信号IN和延迟输入信号DIN进行逻辑运算来抑制同时启用多个输出信号。例如，可以用先入先出(FIFO)方式从多个输出信号之中选择待启用的一个输出信号。因而，如果有先启用的输出信号，则即使提供启用其它输出信号的条件，其它输出信号也维持于禁用状态直至先启用的输出信号被禁用。下文将描述抑制输出信号OUT的操作。图2是示出根据一些示例实施例的图1的互锁电路10的输入延迟单元100的框图。参照图2，输入延迟单元100可以包括延迟单元110，包括多个输入延迟电路；以及排他逻辑运算单元120，包括多个排他逻辑运算电路。延迟单元110接收可以称为第一至第η输入信号mi、IN2、...和INn的多个输入信号，将多个输入信号mi、IN2、...和INn延迟预定时间，并提供可以称为第一至第η延迟输入信号Dim、DIN2、...和DINn的多个延迟输入信号。例如，在多个输入延迟电路中包括的第一输入延迟电路可以接收第一输入信号IN1，将第一输入信号mi延迟预定时间，并提供第一延迟输入信号Dim。例如，通过延迟多个输入信号IN1、IN2、...和INn来获得多个延迟输入信号Dim、 DIN2、...和DINn所依据的预定延迟时间可以根据多个输入信号mi、IN2、...和INn的转变状态而变化。例如，在第一输入信号mi从逻辑状态“低”向逻辑状态“高”转变的上升沿上，第一延迟输入信号Dim可以对应于通过将第一输入信号mi延迟预定输入延迟时间而获得的信号。相反地，在第一输入信号mi从逻辑状态“高”向逻辑状态“低”转变的下降沿上，第一延迟输入信号Dim可以对应于通过将第一输入信号mi延迟预定空载时间而获得的信号。预定输入延迟时间和预定空载时间可以互不相同。例如，预定输入延迟时间可以比预定空载时间短。预定输入延迟时间和预定空载时间可以根据每个输入延迟电路的配置而变化。排他逻辑运算单元120接收多个延迟输入信号DIN1、DIN2、...和DINn，并通过分别进行排他逻辑运算来提供可以称为第一至第η排他输入信号ΧΙΝ1、ΧΙΝ2、...和XINn的多个排他输入信号。可以将多个延迟输入信号Dim、DIN2、...和DINn施加到相应的排他逻辑运算电路以提供多个相应的排他输入信号XIN1、XIN2、...和XINn。例如，在多个排他逻辑运算电路中包括的第一排他逻辑运算电路接收第一延迟输入信号DIN1，并对除了第一延迟输入信号Dim之外的延迟输入信号DIN2、...和DINn进行排他逻辑运算。这里， 排他逻辑运算是指对相应的延迟输入信号和除了相应的延迟输入信号之外的延迟输入信号的互补信号进行的逻辑AND运算。通过对第一延迟输入信号Dim和其它延迟输入信号 DIN2、...和DINn的互补信号进行逻辑AND运算来提供第一排他输入信号Xim。因而，当启用第一延迟输入信号Dim而禁用其它延迟输入信号DIN2、...和DINn时，启用第一排他输入信号xmi。图3是示出根据一些示例实施例的输入延迟单元IOOa的图。参照图3，输入延迟单元IOOa可以包括延迟单元IlOa和排他逻辑运算单元120a。 延迟单元IlOa和排他逻辑运算单元120a分别为图2中所示的延迟单元110和排他逻辑运算单元120的示例。延迟单元IlOa可以包括第一输入延迟电路111和第二输入延迟电路113，排他逻辑运算单元120a可以包括第一排他逻辑运算单元121和第二排他逻辑运算单元123。第一输入延迟电路111接收第一输入信号mi，将第一输入信号mi延迟预定延迟时间，并提供第一延迟输入信号Dim。第二输入延迟电路113接收第二输入信号IN2，将第二输入信号IN2延迟预定延迟时间，并提供第二延迟输入信号DIN2。例如，预定延迟时间可以包括预定输入延迟时间和预定空载时间。因而，在第一输入信号mi和第二输入信号 IN2从逻辑状态“低”向逻辑状态“高”转变的上升沿上，第一延迟输入信号Dim和第二延迟输入信号DIN2可以是通过将第一输入信号mi和第二输入信号IN2延迟预定输入延迟时间而获得的信号，而在第一输入信号mi和第二输入信号IN2从逻辑状态“高”向逻辑状态“低”转变的下降沿上，第一延迟输入信号Dim和第二延迟输入信号DIN2可以是通过将第一输入信号mi和第二输入信号IN2延迟预定空载时间而获得的信号。第一排他逻辑运算电路121可以包括第一 AND门1211和第一反相器1213。第一反相器1213将第二延迟输入信号DIN2反相，并向第一 AND门1211提供与第二延迟输入信号DIN2的互补信号对应的第二互补延迟输入信号/DIN2。第一 AND门1211通过对第一延迟输入信号Dim和第二互补延迟输入信号/DIN2进行逻辑AND运算来提供第一排他输入信号XINl0第二排他逻辑运算电路123可以包括第二 AND门1231和第二反相器1233。第二反相器1233将第一延迟输入信号Dim反相，并向第二 AND门1231提供与第一延迟输入信号Dim的互补信号对应的第一互补延迟输入信号/DINl。第二 AND门1231通过对第二延迟输入信号DIN2和第一互补延迟输入信号/Dim进行逻辑AND运算来提供第二排他输入信号XIN2。如参照图2所述，在第一输入信号mi和第二输入信号IN2的下降沿上，第一延迟输入信号Dim和第二延迟输入信号DIN2可以被延迟预定空载时间，然后被提供。根据在第一输入延迟电路111和第二输入延迟电路113中确定的预定空载时间，第一排他输入信号 XINl和第二排他输入信号XIN2响应于第一延迟输入信号Dim和第二延迟输入信号DIN2 的下降沿而转变。预定空载时间可以根据每个输入延迟电路的配置而变化。图4是示出根据一些示例实施例的输入延迟电路Illa的电路图。输入延迟电路Illa为图3的第一输入延迟电路111的示例。在互锁电路10中，
11多个输入延迟电路中的每个输入延迟电路可以具有与图4中所示基本上相同的配置。参照图4，输入延迟电路Illa可以包括第一晶体管TR1、第二晶体管TR2、第一电阻器Rl、第二电阻器R2和电容器Cl。第一晶体管TRl可以包括栅极，接收第一输入信号mi ；第一端子，接收供电电压 VDD的电压；以及第二端子，连接到第一电阻器R1。例如，第一晶体管TRl可以是P型金属氧化物半导体(PM0Q晶体管，第一端子可以是源极端子，而第二端子可以是漏极端子。第二晶体管TR2可以包括栅极，接收第一输入信号mi ；第一端子，连接到接地电压GND ；以及第二端子，连接到第一节点NDl。例如，第二晶体管TR2可以是N型MOS (NMOS) 晶体管，第一端子可以是源极端子，而第二端子可以是漏极端子。第一电阻器Rl可以连接到第一节点NDl和第一晶体管TRl的第二端子，而第二电阻器R2可以连接于第一节点NDl与第二节点ND2之间。电容器Cl可以连接到第二节点ND2和第二晶体管TR2的第一端子。可以根据第一输入信号mi来使第一晶体管TRl和第二晶体管TR2互补地导通或截止。虽然希望向第二节点ND2提供与第一输入信号mi基本上相同的信号，但是可以基于第一电阻器Rl和第二电阻器R2将第一输入信号mi延迟预定延迟时间并向第二节点ND2 提供延迟的输入信号。例如，当第一输入信号mi对应于逻辑状态“高”时，第二晶体管TR2导通而第一晶体管TRl截止，因此第二节点ND2的电压可以对应于接地电压GND的电压。另外，当第一输入信号mi对应于逻辑状态“低”时，第二晶体管TR2截止而第一晶体管TRl导通，因此第二节点ND2的电压可以对应于供电电压VDD的电压。然而，当将第一输入信号mi延迟预定延迟时间时可以改变与向第二节点ND2提供的电压对应的信号。例如，第三反相器 1111可以电连接到第二节点ND2。如上所述，当第一晶体管TRl为PMOS晶体管而第二晶体管TR2为NMOS晶体管时，由于与第二节点ND2的电压对应的输出信号可以对应于第一输入信号mi的互补信号，所以第三反相器1111可以将第二节点ND2的电压反相并提供第一延迟输入信号Dim。可以如等式1中所示来计算输入延迟电路Illa的预定输入延迟时间和预定空载时间。等式1其中tdead tiffle为预定空载时间，而tinput filter tiffle为预定输入延迟时间。预定输入延迟时间可以称为预定输入滤波器时间。可以基于第一电阻器Rl和第二电阻器R2来确定预定输入延迟时间和预定空载时间。例如，由于为多个输入延迟电路设置的预定输入延迟时间和预定空载时间可以基本上相同，所以输入延迟电路的配置可以基本上相同。例如，第一电阻器Rl的值可以大于第二电阻器R2的值。另外，预定空载时间可以不同于预定输入延迟时间，图4的输入延迟电路Illa可以是不对称的输入延迟电路。图5是示出根据一些示例实施例的输出抑制单元200a的框图。
图5的输出抑制单元200a为图1的互锁电路10的输出抑制单元200的示例，但是示例实施例不限于此。也就是说，虽然在图5中输出抑制电路200a包括第一输出抑制电路210和第二输出抑制电路220，但是本实施例不限于此，并且输出抑制单元200可以包括多个输出抑制电路。第一输出抑制电路210可以包括第一设置电路211、第一重置电路213和第一输出锁存电路215。第一设置电路211通过对第一排他输入信号Xim、第一延迟输入信号Dim和第二互补输入信号/IN2进行逻辑AND运算来提供第一设置信号SETl。第一重置电路213通过对第一互补输入信号/mi和第二输出信号0UT2进行逻辑 OR运算来提供第一重置信号RSTl。第一输出锁存电路215可以响应于第一设置信号SETl来启用第一输出信号OUTl 并响应于第一重置信号RSTl来禁用第一输出信号0UT1。例如，第一输出锁存电路215可以是重置/设置(旧)锁存电路。RS锁存电路包括两个NOR门，每个NOR门接收第一设置信号 SETl和第一重置信号RST1。另外，可以提供一个NOR门的输出信号作为另一 NOR门的输入信号。 第二输出抑制电路220可以包括第二设置电路221、第二重置电路223和第二输出锁存电路225。第二设置电路221通过对第二排他输入信号XIN2、第二延迟输入信号DIN2和第一互补输入信号/ml进行逻辑OR运算来提供第二设置信号SET2。第二重置电路223通过对第一输出信号OUTl和第二互补输入信号/IN2进行逻辑 OR运算来提供第二重置信号RST2。第二输出锁存电路225响应于第二设置信号SET2来启用第二输出信号0UT2而响应于第二重置信号RST2来禁用第二输出信号0UT2。图6是示出根据本发明实施例的第一输出抑制电路210a的图。图6的第一输出抑制电路210a为图5的第一输出抑制电路210的示例，但是本实施例不限于此。参照图6，第一输出抑制电路210a可以包括第一设置电路211a、第一重置电路 213a和第一输出锁存电路21^1。第一设置电路211a可以包括基于第一排他输入信号XIN1、第一延迟输入信号 DINl和第二互补输入信号/IN2来提供第一设置信号SETl的第三AND门2111。如果第一排他输入信号XIN1、第一延迟输入信号Dim和第二互补输入信号/IN2都对应于逻辑状态 “高”，则第一设置信号SETl被启用并对应于逻辑状态“高”。也就是说，如果在禁用第二延迟输入信号DIN2的状态中启用通过将第一输入信号mi延迟预定输入延迟时间而获得的第一延迟输入信号Dim而未启用第二输入信号IN2，则第一设置电路211a启用第一设置信号SETi以启用第一输出信号0UT1。另外，由于响应于通过将第一输入信号mi延迟预定空载时间而获得的第二延迟输入信号DIN2的下降沿基于第一排他输入信号Xim来提供第一设置信号SET1，所以在预定空载时间流逝之后启用第一输出信号0UT1，由此最小化输出信号之间的干扰。第一重置电路213a可以包括基于第一互补输入信号/1附和第二输出信号0UT2 来提供第一重置信号RSTl的第一 OR门2131。如果第一互补输入信号/1附和第二输出信号0UT2中的任一个对应于逻辑状态“高”，则第一重置信号RSTl被启用并对应于逻辑状态 “高”。也就是说，如果启用第二输出信号0UT2，则第一重置电路213a初始化第一输出锁存电路21 并禁用第一输出信号OUTl以防止同时启用第一输出信号OUTl和第二输出信号 0UT2。如果禁用第一输入信号IN1，则第一重置电路213a可以禁用第一输出信号0UT1。第一输出锁存电路21 可以包括第一 NOR门2151和第二 NOR门2153。第一 NOR 门2151通过对第一设置信号SETl和第一输出信号OUTl进行逻辑NOR运算来提供与第一输出信号OUTl的互补信号对应的第一互补输出信号/OUTl。第二 NOR门2153通过对第一重置信号RSTl和第一互补输出信号/OUTl进行逻辑NOR运算来输出第一输出信号0UT1。 第一输出锁存电路21 可以包括RS锁存电路。如果第一设置信号SETl被启用并对应于逻辑状态“高”，则启用第一输出信号0UT1。如果第一重置信号RSTl被启用并对应于逻辑状态“高”，则初始化并禁用第一输出信号OUTl。在RS锁存电路中，R表示重置而S表示设置。如果启用重置信号，则初始化并禁用输出信号，而如果启用设置信号，则设置并启用输出信号。一般而言，重置信号和设置信号可以具有互补关系。然而，当重置信号和设置信号都被禁用时，将输出信号维持于先前状态。另外，可以根据在RS锁存电路中包括的逻辑元件的类型来防止重置信号和设置信号都被启用或者所有输出信号都被禁用。图7至图10是用于说明参考图1至图6描述的互锁电路10的操作的时序图。图 7至图10示出第一输入信号IN1、第二输入信号IN2、第一延迟输入信号DIN1、第二延迟输入信号DIN2、第一排他输入信号Xim、第二排他输入信号XIN2、第一设置信号SET1、第二设置信号SET2、第一输出信号OUTl、第二输出信号0UT2、第一重置信号RSTl和第二重置信号 RST2的电压电平。每个信号的电压电平可以对应于逻辑状态“高”或逻辑状态“低”。例如， 如果启用特定信号，则该特定信号可以对应于逻辑状态“高”。然而，本实施例不限于此，该特定信号还可以对应于逻辑状态“低”。以下说明会基于如果启用特定信号则该特定信号对应于逻辑状态“高”这一假设进行。图7是用于说明当在预定输入延迟时间内启用多个输入信号时互锁电路10的操作的时序图。参照图7，在时间tl，启用第一输入信号mi而禁用第一重置信号RST1。在时间t2，启用第二输入信号IN2而禁用第二重置信号RST2。由于在从时间tl 起的预定输入延迟时间流逝之前的时间t2启用第二输入信号IN2，所以第二输入信号IN2 先于启用第一延迟输入信号Dim的时间。因而，难以确定启用第一输入信号mi的时间与启用第二输入信号IN2的时间之间哪个时间更早或更晚。在从禁用第一输入信号mi的时间t5起的预定输入延迟时间内的时间t6禁用第二输入信号IN2。第一输入信号mi和第二输入信号IN2在预定输入延迟时间内被启用和禁用，因此可以是相位基本上相同的信号。如果多个输入信号如上所述具有基本上相同的相位，则所述多个输入信号称为同相信号。由于多个输出信号因为互锁电路10的特性而不可以被同时启用，所以应当忽略所有这样的同相信号。图7的互锁电路可以取消同相信号而不使用附加元件。在时间t3，由于输入延迟电路111而将第一输入信号mi延迟预定输入延迟时间， 并且启用第一延迟输入信号Dim。图7中的预定输入延迟时间可以对应于通过将时间t3 减去时间tl而获得的时间(t3-tl)。在时间t3启用通过将第一输入信号mi延迟预定输入延迟时间而获得的第一延迟输入信号Dim，并且第一排他逻辑运算电路121通过对第一延迟输入信号Dim和通过将第二输入信号IN2延迟预定输入延迟时间而获得的第二延迟输入信号DIN2进行逻辑AND 运算来提供第一排他输入信号xmi。虽然希望在从时间t3到时间t4的时段中启用第一排他输入信号xmi，但是第一排他输入信号xmi在从时间t3到时间t4的时段期间未达到与逻辑状态“高”对应的电压电平，由此无法被启用而维持于禁用状态。由于第一排他输入信号xmi维持于禁用状态，所以禁用第一设置信号SETi而未启用第一输出信号0UT1。在时间t5禁用第一输入信号mi并且在从时间t5起的预定输入延迟时间内的时间t6禁用第二输入信号IN2。在从禁用第一输入信号mi的时间t5起的预定空载时间流逝之后的时间t7禁用第一延迟输入信号Dim，并且在从禁用第二输入信号IN2的时间t6起的预定空载时间流逝之后的时间伪禁用第二延迟输入信号DIN2。第二排他逻辑运算电路123通过对第二延迟输入信号DIN2和第一延迟输入信号Dim的互补信号进行逻辑AND运算来提供第二排他输入信号XIN2。类似于第一排他输入信号XIN1，第二排他输入信号XIN2在从时间t7到时间 t8的时段期间未达到逻辑状态“高”，由此维持于禁用状态。因而，禁用第二设置信号SET2 并且禁用第二输出信号0UT2。总之，当在预定输入延迟时间内启用或者禁用第一输入信号mi和第二输入信号 IN2时，即使启用第一输入信号mi和第二输入信号IN2，第一输出信号OUTl和第二输出信号0UT2也未被启用而维持于禁用状态。互锁电路10可以针对多个输入信号以与上述方式基本上相同的方式操作。在用于进行FIFO操作使得响应于第一启用输入信号而启用输出信号的互锁电路中，由于难以确定在预定输入延迟时间内启用的多个输入信号之间的哪个输入信号更早或更晚，所以忽略所述多个输入信号并禁用输出信号。图8是用于说明用于在暂时启用输入信号时不启用输出信号的互锁电路10的操作的时序图。参照图8，在时间t3启用并在从时间t3到时间t5的时段期间暂时启用第二输入信号IN2。例如，可能由于信号干扰如电磁干扰(EMI)而暂时启用第二输入信号IN2。在时间ti，启用第一输入信号mi而禁用第一重置信号RST1。在从时间ti起的预定输入时间流逝之后的时间t2启用第一延迟输入信号Dim。基于第一延迟输入信号 DINl和第二延迟输入信号DIN2在时间t2启用第一排他输入信号Xim，并启用第一设置信号SETl和第一输出信号0UT1。响应于第二输入信号IN2而启用第二重置信号RST2。在时间t3，启用第二输入信号IN2而禁用第一设置信号SET1。然而，虽然禁用第一设置信号SET1，但是基于向第一重置电路213施加的第二输出信号0UT2和第一输入信号 INl而将第一重置信号RSTl维持于禁用状态。因而，第一输出锁存电路215可以提供启用的第一输出信号OUTl。在时间t4启用通过将在时间t3启用的第二输入信号IN2延迟预定输入延迟时间而获得的第二延迟输入信号DIN2。响应于启用的第二延迟输入信号DIN2而禁用第一排他输入信号xmi。然而，由于基于维持于启用状态的第一输入信号mi将第二排他输入信号 XIN2维持于禁用状态，所以禁用第二设置信号SET2和第二输出信号0UT2。另外，由于启用第一输出信号0UT1，所以第二重置信号RST2维持于禁用状态。因而，第一输出信号OUTl和第二输出信号0UT2不受启用的第二输入信号IN2影响。
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虽然在时间t5禁用第二输入信号IN2，但是由于在预定空载时间之后才禁用第二延迟输入信号DIN2，所以第二延迟输入信号DIN2维持于启用状态。从时间t5到时间t6的时段可以对应于预定空载时间。例如，可以在输入信号从逻辑状态“高”向逻辑状态“低”转变时示出(也就是可以在下降沿上示出)预定空载时间。 禁用第二延迟输入信号DIN2，因此可以启用第一排他输入信号Xim并且可以启用第一设置信号SET1。由于第一输出信号OUTl处于启用状态，所以第一输出信号OUTl不受启用的第一设置信号SETl影响。在预定空载时间流逝之后的时间t6，启用第一排他输入信号XIN1，并根据启用的第一排他输入信号xmi来启用第一设置信号SETI。在时间t7，禁用第一输入信号IN1，并且第一延迟输入信号Dim维持于启用状态， 因为在从禁用第一输入信号mi的时间t7起的预定空载时间流逝之后的时间禁用第一延迟输入信号Dim。响应于启用的第一输入信号mi而启用第一重置信号RSTI。由于第一设置信号SETl仍然处于启用状态，所以禁用第一输出信号0UT1。在从时间t7起的预定空载时间流逝之后的时间t9，禁用第一延迟输入信号Dim， 并响应于禁用的第一延迟输入信号Dim而禁用第一排他输入信号xmi。时间伪是在从时间t7起的当前输入延迟时间流逝之后的时间。响应于第一延迟输入信号Dim而禁用第一设置信号SETl。总之，如果已经启用第一输入信号IN1，则可以将第一输出信号OUTl和第二输出信号0UT2维持于先前状态而不受启用的第二输入信号IN2影响。因而，互锁电路10可以进行可靠操作而不受输入的暂时改变影响。图9是用于说明用于通过插入预定空载时间来减少输出误差的互锁电路10的操作的时序图，所述输出误差可能在输出信号同时转变时出现。参照图9，在时间tl，启用第一输入信号IN1，并响应于启用的第一输入信号mi而禁用第一重置信号RSTl。在启用第一输入信号mi并且当前输入延迟时间流逝之后的时间t2，启用第一延迟输入信号Dim。在时间t2，由于第二输入信号IN2处于禁用状态，所以启用第一排他输入信号XIN1，启用第一设置信号SETl并启用第一输出信号0UT1。在时间t3，启用第二输入信号IN2并禁用第一设置信号SET1。在从时间t3起的预定输入延迟时间流逝之后的时间t4，启用第二延迟输入信号 DIN2而禁用第一排他输入信号xmi。然而，由于启用第一输入信号IN1，所以第一延迟输入信号Dim维持于启用状态，并因此第二排他输入信号XIN2维持于禁用状态。虽然禁用第一设置信号SET1，但是由于第一输出信号OUTl处于启用状态，所以第二重置信号RST2维持于启用状态且禁用第二输出信号0UT2。由于第一输入信号mi维持于启用状态，所以禁用第一重置信号RST1。结果是由于禁用向第一输出锁存电路215输入的第一设置信号SETl 和第一重置信号RST1，所以第一输出信号OUTl维持于先前状态。在时间t5，禁用第一输入信号IN1，启用第一重置信号RST1，禁用第一输出信号 OUTl并且禁用第二重置信号RST2。在从禁用第一输入信号mi的时间t5起的预定空载时间流逝之后的时间t6，禁用第一延迟输入信号Dim而启用第二排他输入信号XIN2。响应于第二排他输入信号XIN2而启用第二设置信号SET2，并且启用第二输出信号0UT2。因而，存在与在禁用第一输出信号 OUTl的时间t5和启用第二输出信号0UT2的时间t6之间的预定空载时间对应的时间差。总之，虽然互锁电路10响应于第一输入信号和第二输入信号之中的第一启用输入信号而启用输出信号，但是互锁电路10可以通过在从禁用一个输出信号的时间到启用另一输出信号的时间的时段中插入预定空载时间来防止可能在同时启用输出信号时出现的故障。图10是用于说明当同时互补地启用和禁用多个输入信号时互锁电路10的操作的时序图。参照图10，在时间tl，启用第一输入信号IN1，并且响应于启用的第一输入信号而禁用第一重置信号RSTl。在从时间tl起的预定输入延迟时间流逝之后的时间t2，启用第一延迟输入信号 DINi并且启用第一排他输入信号xmi。基于启用的第一排他输入信号xmi和第一延迟输入信号Dim来启用第一设置信号SET1。响应于第一设置信号SETl而启用第一输出信号 0UT1。在时间t3，禁用第一输入信号mi而启用第二输入信号IN2。也就是说，在时间 t3，第一输入信号mi和第二输入信号IN2转变成具有可以在输出信号上反映出的互补值。 然而，如果第一输出信号OUTi和第二输出信号0UT2以与第一输入信号mi和第二输入信号IN2相同的方式改变，则当在通过响应于每个输出信号而接收高电压来操作的系统中包括互锁电路10时可能生成其中同时启用输出信号的重叠部分，由此降低系统的性能。在时间t3，响应于启用的第二输入信号IN2而禁用第一设置信号SET1。另外，禁用第一输入信号ml，启用第一重置信号RSTI，并禁用第一输出信号OUTi。基于禁用的第一输出信号OUTl和启用的第二输入信号IN2来禁用第二重置信号RST2。在从时间t3起的预定输入延迟时间流逝之后的时间t4，启用第二延迟输入信号 DIN2，并响应于启用的第二延迟输入信号DIN2而禁用第一排他输入信号Xim。在时间t5，响应于在时间t3禁用的第一输入信号mi而在预定空载时间之后禁用第一延迟输入信号Dim，并且启用第二排他输入信号XIN2。响应于启用的第二排他输入信号XIN2而启用第二设置信号SET2，并且启用第二输出信号0UT2。因而，在从禁用第一输出信号OUTl的时间t3起的预定空载时间流逝之后的时间t5启用第二输出信号0UT2。因而，如果在基本上相同的时间t3启用和禁用第一输入信号mi和第二输入信号IN2并因此在基本上相同的时间启用和禁用第一输出信号OUTl和第二输出信号0UT2，则在相同时间启用第一输出信号OUTl和第二输出信号0UT2，因此可能由于骤然流过电路的高电压而出现电路损坏或者故障。图10的互锁电路可以通过在输出信号之间插入预定空载时间来最小化高电压电路的故障。图11是示出根据本发明另一实施例的互锁电路IOa的图。参照图11，互锁电路IOa可以包括延迟单元110b、排他逻辑运算单元120b、噪声去除单元150、设置单元230、重置单元240和输出锁存单元250。当与参考图1至图6描述的互锁电路10比较时，图11的互锁电路IOa还可以包括噪声去除单元150。延迟单元IlOb包括第一输入延迟电路Illa和第二输入延迟电路113a，并且接收第一输入信号mi和第二输入信号IN2、将第一输入信号mi和第二输入信号IN2延迟预定延迟时间、并提供第一延迟输入信号Dim和第二延迟输入信号DIN2。排他逻辑运算单元120b包括第一逻辑运算电路121a和第二逻辑运算电路123a， 并且通过对第一延迟输入信号Dim和第二延迟输入信号DIN2进行排他逻辑运算来提供第一排他输入信号Xmi和第二排他输入信号XIN2。第一逻辑运算电路121a通过对第一延迟输入信号Dim和作为第二延迟输入信号DIN2的互补信号的第二互补延迟输入信号/ DIN2进行逻辑AND运算来提供第一排他输入信号Xim。第二逻辑运算电路123a通过对第二延迟输入信号DIN2和作为第一延迟输入信号Dim的互补信号的第一互补延迟输入信号 /DINl进行逻辑AND运算来提供第二排他输入信号XIN2。图11的延迟单元IlOb和排他逻辑运算单元120b的配置可以与图1至图4的配
置基本上相同。噪声去除单元150可以包括第一噪声去除锁存单元151和第二噪声去除锁存电路 153。第一噪声去除锁存电路151和第二噪声去除锁存电路153可以具有与RS锁存电路的配置基本上相同的配置，并且第一延迟输入信号Dim和第二延迟输入信号DIN2以及第一重置信号RSTl和第二重置信号RST2可以对应于重置信号。第一噪声去除锁存电路151提供响应于第一延迟输入信号Dim而启用的第一噪声抑制信号NDINl，并且提供响应于第一重置信号RSTl而禁用的第一噪声抑制信号NDINl。同样地，第二噪声去除锁存电路153提供响应于第二延迟输入信号DIN2而启用的第二噪声抑制信号NDIN2，并且提供响应于第二重置信号RST2而禁用的第二噪声抑制信号 NDIN2。设置单元230可以包括第一设置电路231和第二设置电路233。第一设置电路231 可以是通过对第一噪声抑制信号NDIN1、第一排他输入信号Xim和第二互补输入信号/IN2 进行逻辑AND运算来提供第一设置信号SETl的AND门。第二设置电路233可以是通过对第二噪声抑制信号NDIN2、第二排他输入信号XIN2和第一互补输入信号/mi进行逻辑AND 运算来提供第二设置信号SET2的AND门。除了提供第一噪声抑制信号NDim和第二噪声抑制信号NDIN2而不是第一延迟输入信号Dim和第二延迟输入信号DIN2之外，在设置单元230中包括的第一设置电路231 和第二设置电路233的配置与图5和图6中所示的第一设置电路211和第二设置电路213 的配置基本上相同。一般而言，第一噪声抑制信号NDim和第二噪声抑制信号NDIN2可以具有与第一延迟输入信号Dim和第二延迟输入信号DIN2类似的波形。然而，由于可以响应于第一重置信号RSTl和第二重置信号RST2而初始化第一噪声抑制信号NDim和第二噪声抑制信号 NDIN2，所以第一噪声抑制信号NDim和第二噪声抑制信号NDIN2可以更稳健地响应于输入信号mi和IN2的骤变，从而可以实现噪声鲁棒性。由于重置单元240和输出锁存单元250的配置和操作与图6所示的配置和操作基本上相同，所以将省略其详细描述。图12是示出根据本发明实施例的包括互锁电路10的互锁系统1200的图。参照图12，互锁系统1200可以包括互锁电路10和输出端子1210。互锁电路10的示例可以包括参考图1至图11描述的互锁电路。互锁电路10接收第一输入信号ml和第二输入信号IN2，并且提供非同时启用的第一输出信号OUTl和第二输出信号0UT2。第一输入信号mi可以对应于向高电压栅极驱动器提供的高电压输入信号HIN，而第二输入信号IN2可以对应于向低电压栅极驱动器提供的低电压输入信号LIN。 然而，高电压和低电压为相对的措词，而工作电压不限于此。输出端子1210可以包括MOS晶体管或者绝缘栅双极晶体管(IGBT)。输出端子 1210可以包括串联连接于高供电电压HVCC与接地电压GND之间的第一输出晶体管TROl和第二输出晶体管TR02。其中两个晶体管串联连接于两个供电轨之间的配置称为半桥配置。 第一输出晶体管TROl可以对应于高侧栅极驱动器，而第二输出晶体管TR02可以对应于低侧栅极驱动器。第一输出晶体管TROl可以对应于高电压栅极驱动器，而第二输出晶体管 TR02可以对应于低电压栅极驱动器。通过第一输出晶体管TROl和第二输出晶体管TR02连接到的节点提供第一系统输出信号S0UT1。当同时启用第一输出信号OUTl和第二输出信号0UT2时，输出端子1210可以在直通(shoot-through)条件下或者变成直接短路。在直通条件下，可以在第一输出晶体管TROl和第二输出晶体管TR02中形成低电阻路径，并且大量电流可以流过第一晶体管 TROl和第二晶体管TR02。当高供电电压HVCC增大时，电流数量可以增大。直通条件可能导致可以损坏每个晶体管的高功耗、供电电压波动和/或过热。因而，互锁系统1200可以通过提供非同时启用的第一输出信号OUTl和第二输出信号0UT2来提供稳定电压作为第一系统输出信号S0UT1。例如，高供电电压HVCC的电压可以大于600V。图13是示出根据一些示例实施例的包括互锁电路10的互锁系统1300的图。参照图13，互锁系统1300可以包括接口电路1310、脉冲生成电路1320、输入信号生成端子1330、互锁电路10、RS锁存器1340和功率输出单元1350。图13的互锁系统1300可以被包括在高电压集成电路(HVIC)中，并且可以基于第二系统输出信号S0UT2来控制IGBT。互锁电路10的示例可以包括参考图1至图10描述的互锁电路。互锁电路10接收第一输入信号mi和第二输入信号IN2并且提供非同时启用的第一输出信号OUTl和第二输出信号0UT2。接口电路1310连接于供电电压VCC与接地电压GND之间，接收高供电输入信号 HIN并提供接口信号I/F。脉冲生成电路1320连接于供电电压VCC与接地电压GND之间，并且可以基于接口信号I/F生成第一脉冲信号Pl或第二脉冲信号P2。接口信号I/F可以根据高供电输入信号HIN而具有上升沿或下降沿，并且可以响应于上升沿或下降沿而提供第一脉冲信号Pl或第二脉冲信号P2。输入信号生成端子1330连接于第一高供电电压HVCCl与接地电压GND之间，并且可以包括第一输入信号生成单元1331和第二输入信号生成单元1333。第一输入信号生成单元1331可以包括连接于第一高供电电压HVCCl与接地电压GND之间的第三输出晶体管 TR03和第三电阻器R3，而第二输入信号生成单元1333可以包括第四输出晶体管TR04和第四电阻器R4。第三电阻器R3可以连接于第三输出晶体管TR03的第一端子与第一高供电电压HVCCl之间。第三输出晶体管TR03可以包括栅极，接收第一脉冲信号Pl ；第一端子，连接到第三电阻器R3 ；以及第二端子，连接到接地电压GND。第三输出晶体管TR03响应于第一脉冲信号Pl而通过第一端子提供第一输入信号INl。
第四晶体管R4可以连接于第四输出晶体管TR04的第一端子与第一高供电电压 HVCCl之间。第四输出晶体管TR04可以包括栅极，接收第二脉冲信号P2 ；第一端子，连接到第四电阻器R4 ；以及第二端子，连接到接地电压GND。第四输出晶体管TR04响应于第二脉冲信号P2而通过第一端子提供第二输入信号IN2。可以响应于第一脉冲信号Pl而提供第一输入信号IN1，或者可以响应于第二脉冲信号P2而提供第二输入信号IN2。第三输出晶体管TR03可以响应于第一脉冲信号Pl而导通，并且可以在第三晶体管TR03导通时改变在第三晶体管R3与第三输出晶体管TR03之间的端子的电压。因而，提供第一输入信号INl。相反地，如果第四输出晶体管TR04响应于第二脉冲信号P2而导通，则提供第二输入信号IN2。互锁电路10响应于第一输入信号Im和第二输入信号IN2而向RS锁存器1340 提供非同时启用的第一输出信号OUTl和第二输出信号0UT2。RS锁存器1340响应于第一输出信号OUTl而启用功率输入信号PIN，而响应于第二输出信号0UT2而禁用功率输入信号PIN。如果在RS锁存器1340中第一输出信号OUTl 和第二输出信号0UT2同时对应于逻辑状态“高”，则电路可能变得非常不稳定。如果电路由高电压(比如第一高供电电压HVCCl的电压和第二高供电电压HVCC2的电压)驱动，则可能损坏电路。因而，互锁电路10可以通过防止同时启用第一输出信号OUTl和第二输出信号0UT2来提高电路稳定性。功率输出单元1350可以响应于功率输入信号PIN而向第二系统输出信号S0UT2 提供第一高供电电压HVCCl的电压或者向第二系统输出信号S0UT2提供第二高供电电压 HVCC2的电压。例如，第一高供电电压HVCCl的电压和第二高供电电压HVCC2的电压可以为数千伏并且其间可以具有约15V的差值。功率输出单元1350可以包括连接于第一高供电电压HVCCl与第二高供电电压HVCC2之间的第六输出晶体管TR06和第五输出晶体管TR05。 一般通过第五输出晶体管TR05的栅极和第六输出晶体管TR06的栅极输入功率输入信号 PIN,并且第五输出晶体管TR05和第六输出晶体管TR06可以对应于响应于功率输入信号 PIN而互补地操作的PMOS晶体管和NMOS晶体管。然而，虽然在图12和图13中互锁电路10被配置成基于第一输入信号1附和第二输入信号IN2来提供第一输出信号OUTl和第二输出信号0UT2，但是本实施例不限于此，并且互锁电路10可以基于多个输入信号来提供非同时启用的多个输出信号。根据本发明概念的互锁电路可以取消同相信号以提供非同时启用的多个输出信号，并且可以插入预定空载时间以防止其中启用多个输出信号的重叠部分。另外，互锁电路可以用先入先出的方式基于第一启用输入信号来启用输出信号。互锁电路和互锁系统可以具有用于执行多个功能的简单逻辑电路配置，由此减小使用高电压的集成电路的尺寸。如上所述，根据本发明概念的互锁电路和包括该互锁电路的互锁系统可以通过防止基于在输入滤波其时间内同时输入的多个信号来启用输出信号来降低输出信号误差。另外，互锁电路和包括该互锁电路的互锁系统可以实现为小尺寸，因为它们具有用于进行先入先出操作、同相信号抑制操作和输出抑制操作的简单配置。尽管已经参考本发明的示例性实施例具体地示出和描述了本发明，但是本领域普通技术人员能够理解，可以对本发明作出形式和细节上的各种改变，而不脱离如所附权利要求限定的本发明的精神和范围。
权利要求
1.一种互锁电路，包括输入延迟单元，其延迟多个输入信号、提供多个延迟输入信号并且通过对所述多个延迟输入信号进行逻辑运算来提供多个排他输入信号；以及输出抑制单元，其基于所述多个排他输入信号和所述多个输入信号来提供非同时启用的多个输出信号。
2.根据权利要求1所述的互锁电路，其中，所述输入延迟单元包括延迟单元，其包括分别延迟所述多个输入信号并提供所述多个延迟输入信号的多个输入延迟电路；以及排他逻辑运算单元，其包括通过对所述多个延迟输入信号分别进行排他逻辑运算来提供所述多个排他输入信号的多个排他逻辑运算电路。
3.根据权利要求2所述的互锁电路，其中，在所述多个排他逻辑运算电路中包括的第一排他逻辑运算电路通过对第一延迟输入信号和除了所述第一延迟输入信号之外的延迟输入信号的互补信号进行逻辑AND运算来提供在所述多个排他输入信号中包括的第一排他输入信号。
4.根据权利要求2所述的互锁电路，其中，在所述多个输入延迟电路中包括的第一输入延迟电路包括第一晶体管，其包括接收在所述多个输入信号中包括的第一输入信号的栅极以及接收供电电压的第一端子；第一电阻器，其连接于第一节点与所述第一晶体管的第二端子之间； 第二晶体管，其包括接收所述第一输入信号的栅极、连接到接地电压的第一端子以及连接到所述第一节点的第二端子；第二电阻器，其连接于所述第一节点与第二节点之间；以及电容器，其连接于所述接地电压与所述第二节点之间。
5.根据权利要求4所述的互锁电路，其中，在所述多个延迟输入信号中包括的第一延迟输入信号由所述第二节点提供，其中，当所述第一输入信号从逻辑状态“低”向逻辑状态“高”转变时，所述第一延迟输入信号被延迟预定输入延迟时间，以及当所述第一输入信号从逻辑状态“高”向逻辑状态“低”转变时，所述第一延迟输入信号被延迟预定空载时间。
6.根据权利要求5所述的互锁电路，其中，基于所述第一电阻器和第二电阻器来确定所述预定输入延迟时间和所述预定空载时间。
7.根据权利要求6所述的互锁电路，其中，所述预定空载时间比所述预定输入延迟时间长。
8.根据权利要求1所述的互锁电路，其中，所述输出抑制单元包括多个输出抑制电路， 其中，所述多个输出抑制电路中的每个输出抑制电路包括设置电路，其通过基于在所述多个排他输入信号中包括的第一排他输入信号、在所述多个延迟输入信号中包括的第一延迟输入信号和与在所述多个输入信号中包括的第二输入信号的互补信号对应的第二互补输入信号进行逻辑AND运算来提供第一设置信号； 重置电路，其通过对第二输出信号和与所述第一输入信号的互补信号对应的第一互补输入信号进行OR逻辑运算来提供第一重置信号；以及输出锁存电路，其基于所述第一设置信号和所述第一重置信号来提供第一输出信号。
9.根据权利要求8所述的互锁电路，其中，所述输出锁存电路响应于所述第一设置信号而启用所述第一输出信号，而响应于所述第一重置信号而禁用所述第一输出信号。
10.一种互锁电路，包括延迟单元，其接收第一输入信号和第二输入信号、将所述第一输入信号和所述第二输入信号延迟预定延迟时间并且提供第一延迟输入信号和第二延迟输入信号；排他逻辑运算单元，其通过对所述第一延迟输入信号和第二延迟输入信号进行排他逻辑运算来提供第一排他输入信号和第二排他输入信号；噪声去除单元，其基于第一重置信号和第二重置信号以及所述第一延迟输入信号和第二延迟输入信号来提供第一噪声抑制信号和第二噪声抑制信号；设置单元，其基于所述第一噪声抑制信号、所述第一排他输入信号和所述第二输入信号来提供第一设置信号，而基于所述第二噪声抑制信号、所述第二排他输入信号和所述第一输入信号来提供第二设置信号；重置单元，其基于所述第一输入信号和第二输出信号来提供第一重置信号，而基于所述第二输入信号和第一输出信号来提供第二重置信号；以及输出锁存单元，其基于所述第一设置信号和所述第一重置信号来提供所述第一输出信号，而基于所述第二设置信号和所述第二重置信号来提供所述第二输出信号。
11.根据权利要求10所述的互锁电路，其中，所述噪声去除单元包括第一噪声去除锁存电路，其响应于所述第一延迟输入信号而启用所述第一噪声抑制信号，而响应于所述第一重置信号而禁用所述第一噪声抑制信号；以及第二噪声去除锁存电路，其响应于所述第二延迟输入信号而启用所述第二噪声抑制信号，而响应于所述第二重置信号而禁用所述第二噪声抑制信号。
12.根据权利要求10所述的互锁电路，其中，所述设置单元包括第一设置电路，其通过对所述第一噪声抑制信号、所述第一排他输入信号和与所述第二输入信号的互补信号对应的第二互补输入信号进行逻辑AND运算来提供所述第一设置信号；以及第二设置电路，其通过对所述第二噪声抑制信号、所述第二排他输入信号和与所述第一输入信号的互补信号对应的第一互补输入信号进行逻辑AND运算来提供所述第二设置信号。
13.根据权利要求10所述的互锁电路，其中，所述重置电路包括第一重置电路，其通过对所述第二输出信号和与所述第一输入信号的互补信号对应的第一互补输入信号进行OR逻辑运算来提供所述第一重置信号；以及第二重置电路，其通过对所述第一输出信号和与所述第二输入信号的互补信号对应的第二互补输入信号进行OR逻辑运算来提供所述第二重置信号。
14.根据权利要求10所述的互锁电路，其中，所述输出锁存单元包括第一输出锁存电路，其响应于所述第一设置信号而启用所述第一输出信号，而响应于所述第一重置信号而禁用所述第一输出信号；以及第二输出锁存电路，其响应于所述第二设置信号而启用所述第二输出信号，而响应于所述第二重置信号而禁用所述第二输出信号。
15.根据权利要求14所述的互锁电路，其中，所述第一输出锁存电路在所述第一设置信号和所述第一重置信号均被禁用时维持所述第一输出信号的先前状态，以及所述第二输出锁存电路在所述第二设置信号和所述第二重置信号均被禁用时维持所述第二输出信号的先前状态。
16.一种互锁系统，包括互锁电路，其接收第一输入信号和第二输入信号并提供非同时启用的第一输出信号和第二输出信号；以及输出端子，其响应于所述第一输出信号和第二输出信号而提供系统输出信号， 其中，所述互锁电路包括输入延迟单元，其将所述第一输入信号和第二输入信号延迟预定延迟时间、提供第一延迟输入信号和第二延迟输入信号并且通过对所述第一延迟输入信号和第二延迟输入信号进行逻辑运算来提供第一排他输入信号和第二排他输入信号；以及输出抑制单元，其基于所述第一排他输入信号和第二排他输入信号、所述第一输入信号和第二输入信号以及所述第一延迟输入信号和第二延迟输入信号来启用所述第一输出信号和第二输出信号，而基于所述第一输入信号和第二输入信号以及所述第一输出信号和第二输出信号来禁用所述第一输出和第二输出信号。
17.根据权利要求16所述的互锁系统，其中，所述输出端子包括第一输出晶体管，其包括接收所述第一输出信号的栅极以及接收高供电电压的第一端子；以及第二输出晶体管，其包括接收所述第二输出信号的栅极、连接到所述第一输出晶体管的第二端子的第一端子、以及连接到接地电压的第二端子，其中，通过所述第一输出晶体管的第二端子提供所述系统输出信号。
18.根据权利要求16所述的互锁系统，其中，所述输出端子包括重置/设置RS锁存器，其响应于所述第一输出信号而启用功率输入信号，而响应于所述第二输出信号而禁用所述功率输入信号；以及功率输出单元，其响应于所述功率输入信号而提供所述系统输出信号。
19.根据权利要求18所述的互锁系统，其中，所述功率输出单元包括第一输出晶体管，其包括接收所述功率输入信号的栅极以及连接到第一高供电电压的第一端子；以及第二输出晶体管，其包括接收所述功率输出信号的栅极、连接到所述第一输出晶体管的第二端子的第一端子以及连接到第二高供电电压的第二端子，其中，从所述第一输出晶体管的第二端子提供所述系统输出信号。
20.根据权利要求18所述的互锁系统，还包括第一输入信号生成单元，其包括串联连接于所述第一高供电电压与接地电压之间的第三电阻器和第三输出晶体管，并且响应于第一脉冲信号而向在所述第三电阻器与所述第三输出晶体管之间的端子提供所述第一输入信号；以及第二输入信号生成单元，其包括串联连接于所述第一高供电电压与所述接地电压之间的第四电阻器和第四输出晶体管，并且响应于第二脉冲信号而向在所述第四电阻器与所述第四输出晶体管之间的端子提供所述第二输入信号。
全文摘要
本发明涉及一种互锁电路和包括该互锁电路的互锁系统，该互锁电路包括输入延迟单元和输出抑制单元。输入延迟单元延迟多个输入信号、提供多个延迟输入信号并且通过对多个延迟输入信号进行逻辑运算来提供多个排他输入信号。输出抑制单元基于多个排他输入信号和多个输入信号来提供非同时启用的多个输出信号。
文档编号H03K17/72GK102299703SQ20111004777
公开日2011年12月28日 申请日期2011年2月25日 优先权日2010年6月24日
发明者吴元熙, 姜珢哲, 李重镐 申请人:快捷韩国半导体有限公司