锁相环电路及其控制方法、半导体集成电路和电子设备的制作方法

专利名称：锁相环电路及其控制方法、半导体集成电路和电子设备的制作方法
技术领域：
本发明涉及锁相环(PLL)电路、半导体集成电路、电子设备和锁相环电路的控制方法，更具体地，涉及锁相环电路中控制响应的改进。
背景技术：
锁相环电路(其也可称为锁相电路)可集成到电子设备中。普通的锁相环电路与外部基准时钟信号同步地生成期望的振荡频率的内部时钟信号。确切地，外部基准时钟信号和内部生成的比较时钟信号的相位和频率通过相位频率比较器相互比较。对应于比较结果的相位差信号供给环路滤波器部分，以提取相位差信号的低频分量并将该低频分量设为振荡控制信号。环路滤波器部分输出的振荡控制信号供给振荡器(压控振荡器或流控振荡器)。振荡器生成振荡频率对应于振荡控制信号的内部时钟信号，并将该内部时钟信号供给分频器。分频器通过以预定的分频比对振荡器生成的内部时钟信号进行分频来生成比较时钟信号，并且将比较时钟信号供给相位频率比较器。日本专利特开第2006-180349号(下文称为专利文献1)提出了一种机制，其使得能够基于相位频率比较器的输出信号来精确地确定锁相环电路的工作状态。在专利文献1描述的机制中，工作状态确定部分基于环路滤波器输出的控制电压是否在预定电压范围内，确定PLL频率合成器是否处于期望的工作状态。电流控制电路基于来自工作状态确定部分的确定信号，生成用于控制分频器的分频控制信号。此时，电流控制电路生成分频控制信号，以便在PLL频率合成器维持期望的工作状态范围内降低分频器的驱动电流。利用这种机制，可以精确地确定PLL频率合成器的工作状态，并且可以检测出反馈分频电路的错误工作。进一步，分频器和PLL频率合成器的功耗可以通过提供电流控制电路而得到降低。

发明内容
然而，利用专利文献1中描述的机制，工作状态确定部分由模/数转换器、存储器电路和确定部分形成。工作状态确定电路的构成是特殊的电路配置，并具有复杂的信号处理系统。这导致用于控制振荡器的振荡控制信号与用于控制分频器的分频控制信号之间控制响应的差异。本发明鉴于上述情形做出。想要提供可降低锁相环电路中振荡器和分频器之间控制响应的差异的机制。另外，想要提供可降低用于生成用以控制分频器的分频控制信号的电路的规模和功耗的机制。根据本发明一实施例的锁相环电路包括相位频率比较部分，其配置为将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号； 振荡部分，其配置为生成振荡频率对应于所述误差信号的内部时钟信号；分频部分，其配置为通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部分，其配置为基于所述误差信号生成用于控制从所述振荡部分输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部分，其配置为基于所述误差信号生成用于控制所述分频部分的偏置电流的分频控制信号。进一步，在本发明的第一方式中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应。可替代地，在本发明的第二方式中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡部分和所述分频部分基于所述误差信号执行互锁操作。本发明的第一方式从控制信号之间的关系的这一方面定义了根据本发明的实施例的一种机制。本发明的第二方式根据本发明的实施例，从控制操作的这一方面定义了一种机制。当振荡控制信号和分频控制信号既在引入过程中又在锁定时基于误差信号以相互具有预定关系的方式进行响应时，振荡部分和分频部分基于误差信号执行互锁操作。这降低了锁相环电路中振荡部分和分频部分之间的控制响应的差异。另外，用于使得执行互锁操作的电路配置比专利文献1中描述的电路配置更简单。另外，优选地，振荡控制信号和分频控制信号的关系得到适当设置。“适当”是指 “以便具有预定的相关性”。例如，设置控制信号之间的关系，以使得分频部分的最大工作频率(该频率既在引入过程中又在锁定时对应于误差信号的任意值)总是高于振荡部分输出的内部时钟信号的频率。在这种情况下，锁定时的分频控制信号在分频部分中自动设置这样的偏置电流该偏置电流低于与引入过程中从振荡器输出的内部时钟信号的最大频率对应的基于所述环路滤波器信号的偏置电流。从而相比于未应用本发明的情况，锁定时的功耗可以得到降低。根据本发明，可以降低锁相环电路中振荡器和分频器之间的控制响应的差异，并且使得电路规模比专利文献1的电路规模更小。另外，通过将振荡控制信号和分频控制信号的关系适当地设置给误差信号，相比于未应用本发明的情况，锁定时的功耗可以得到降低。


图IA和IB是在说明作为本发明一个实施例应用到的电子电路的示例的定时生成电路的一般配置时的辅助图；图2是在说明基准定时生成部分的基本配置时的辅助图。图3A和;3B是在说明振荡部分的配置的示例时的辅助图；图4A、4B、4C和4D是在说明分频部分的配置的示例时的辅助图；图5A、5B和5C是示出电压-电流转换电路的控制系统的图；图6A、6B、6C、6D和6E是在说明振荡部分和分频部分的控制响应的示例时的辅助图；图7A-1、7A-2、7B_1、7B_2、7C和7D是在说明电压-电流转换电路的第一示例时的辅助图⑴；图8是在说明电压-电流转换电路的第一示例时的辅助图⑵；图9A和9B是在说明电压-电流转换电路的第二示例时的辅助图；图IOA和IOB是在说明电压-电流转换电路的第三示例时的辅助图；图11Α-1、11Α-2和IlB是在说明电压-电流转换电路的第四示例时的辅助图；图12是在说明电压-电流转换电路的第五示例时的辅助图；图13Α-1、13Α-2和1 是在说明电压-电流转换电路的第六示例时的辅助图；以及图14A、14B、14C、14D和14E是在说明根据本实施例的振荡部分、分频部分和电压-电流转换电路应用到的电子设备的示例时的辅助图。
具体实施例方式下文参考附图，详细描述本发明的优选实施例。当通过形式区分每个功能元件时， 用附于其的英文大写字母参考符号(如，A、B、C...)描述该功能元件。当在不特别区分的情况下描述每个功能元件时，省略该参考符号。对于附图同样如此。下面，在下列标题下给出描述。1.定时生成电路的一般配置2.基准定时生成部分(基本配置、振荡部分和分频部分)3.振荡部分和分频部分的控制响应之间的关系4.电压-电流转换部分第一示例5.电压-电流转换部分第二示例6.电压-电流转换部分第三示例7.电压-电流转换部分第四示例8.电压-电流转换部分第五示例9.电压-电流转换部分第六示例10.与比较示例的比较11.对于电子设备的应用示例< 一般配置>图IA和IB是在说明作为本发明一个实施例应用到的电子电路或半导体集成电路的示例的定时生成电路的一般配置时的辅助图。定时生成电路100包括使用了锁相环电路的基准定时生成部分110和信号处理部分140。图IA所示的基本配置的第一示例中的定时生成电路100A包括单个信号处理部分 140。图IB所示的基本配置的第二示例中的定时生成电路100B包括多个信号处理部分 140。一个基准定时生成部分110针对多个信号处理部分140公共地提供。通过允许多个信号处理部分140(在此示例中，为所有的信号处理部分140)共享基准定时生成部分110， 使得一般配置紧凑。多个信号处理部分140共享基准定时生成部分110就足够了。不需要所有的信号处理部分140共享基准定时生成部分110。该配置可包括多个基准定时生成部分110。然而，在此情况下，电路规模相应地增大。
信号处理部分140可以是想要执行高速信号处理的高速信号处理部分电路，可以是用于执行不想要是高速处理的信号处理的标准信号处理部分，或者可以具有在其中高速信号处理部分电路和标准信号处理部分相互共存的配置。本说明书中的“高速信号处理”是指信号处理部分140输出的信号的触发 (toggle)频率(频率)高于基准定时生成部分110输出的输出时钟的触发频率(频率)。高速信号处理部分是实现想要是高速处理的功能的功能块或电路部分。例如，高速并串转换器电路或高速串并转换器电路对应于该高速信号处理部分。另一方面，标准信号处理部分是基于来自基准定时生成部分110的基准定时信号 JO而工作的电路部分，并且相比于高速信号处理部分，其是执行更低速数字信号处理的低速信号处理部分的示例。换言之，标准信号处理部分是实现想要以标准速度(而非高速) 处理的功能的功能块或电路部分。基准定时生成部分110生成要供给信号处理部分140的基准定时信号J0，该定时信号用作整个系统的基准。基准定时生成部分110生成基准定时信号JO就足够了。基准定时生成部分110可采用各种电路配置。然而，在本实施例中，用PLL(锁相环)形成基准定时生成部分110。当信号处理部分140是高速信号处理部分时，基准定时信号JO是用作在信号处理部分140中执行高速处理的基准的定时信息。然而，相比于信号处理部分140输出的信号的触发频率，这种情况下形成基准定时信号JO的每一个定时信号具有更低的触发频率。基准定时信号JO将确切地称为“多相定时信号J2”。更确切地，根据多个时钟信号的组合，多相定时信号J2具有多个时钟相位。换言之，尽管每个时钟信号具有低频，但是通过将相应时钟信号的相位相互组合所获得的作为整体的高速定时信息可以作为多相定时信号J2供给执行高速处理的信号处理部分140。多相定时信号J2由具有在信号处理部分140 —侧所需相位关系的多个时钟信号形成。通常由等间隔的不同相位的多个时钟信号形成多相定时信号J2。例如，可以将形成基准定时生成部分110的相应级中的振荡器元件的差分输出用作多个时钟信号。基准定时生成部分110的锁相环电路中使用的振荡电路可采用各种电路配置。然而，最好由环形缓冲器组成的振荡电路、延迟受控缓冲器链组成的延迟线等形成该振荡电路。振荡电路的示例将在稍后描述。〈基准定时生成电路〉[基本配置]图2是在说明基准定时生成部分110的基本配置时的辅助图。基准定时生成部分 110具有使用锁相环电路(PLL)的配置。基准定时生成部分110例如可以提供为半导体集成电路。基准定时生成部分110包括振荡部分210(0SC)、分频部分220(反馈分频器)、相位频率比较部分230 (PFD)、电荷泵240 (CP)、环路滤波器部分250、缓冲器部分260和缓冲器部分270。压控振荡电路(VCO)和流控振荡电路(CCO)中的任何一个均可用作振荡部分210。 除非另外指定，下列描述通过假设流控振荡器用作振荡部分210而进行。流控振荡器形成的振荡部分210使用环形缓冲器形成的振荡电路，在所述环形缓冲器中，多个振荡器的各级级联成环状结构。确切地，多个单位延迟元件212(该元件也称为延迟单元或延迟级)级联为多个振荡器的各级。在这种情况下，作为示例，使用三个单位延迟元件212，并且将缓冲器电路用作单位延迟元件212。当要区分第ζ级的单位延迟元件212时，通过添加至第ζ级的单位延迟元件212的参考符号ζ来描述第ζ级的单位延迟元件212。当区分稍后描述的另一组成元件的级号等时，同样如此。作为整体的振荡部分210形成环形振荡器。例如，振荡部分210具有负反馈连接， 并且在工作期间起由具有内部RC组件(阻性元件和容性组件)引起的相移的正反馈作用。 例如，单位延迟元件212以级联方式安置，并且一级中(通常最后一级中)的单位延迟元件 212的输出信号返回到第一级中的单位延迟元件212的输入端。差分时钟信号从基准定时生成部分110中的振荡部分210的相应单位延迟元件212输出，并且这些差分时钟信号供给后级中的各单位延迟元件212。为了明确地示出“负反馈连接”，将“反相输入”的符号0 示出为附于一级(作为示例，第一级)中的单位延迟元件212的输入端。每个单位延迟元件212 (缓冲器电路)是能够延迟控制的配置就足够了。例如，每个单位延迟元件212由使用两个晶体管(例如，场效应晶体管)的差分电路形成就足够了。 例如，如稍后所述，一个晶体管的栅极设为非反相输入，该晶体管的漏极经由阻性元件连接至第一基准电位，并且该晶体管的漏极设为反相输出。另外，另一晶体管的栅极设为反相输入，该晶体管的漏极经由阻性元件连接至第一基准电位，并且该晶体管的漏极设为非反相输出。另外，各晶体管的源极相互连接，并且经由可变电流值型的电流源连接至第二基准电位。可变电流值型的电流源接收以电流镜形式(1 1镜像比就足够了)供给控制输入端212in的振荡控制信号CN_0SC(=经过缓冲器部分沈0的环路滤波器输出电流Ilp)， 并且将偏置电流供给各晶体管。通过利用可变电流值型的电流源控制差分电路的偏置电流，每个单位延迟元件212的延迟量得到控制，并且振荡部分210的振荡频率作为整体得到控制。各个单位延迟元件212的控制输入端212in连接至公共的频率控制输入端210in。 经由频率控制输入端210in供给控制输入端212in的环路滤波器输出电流Ilp (确切地，经过缓冲器部分260的环路滤波器输出电流Ilp)用作振荡控制信号CN_0SC。振荡控制信号CN_0SC在振荡部分210是流控振荡电路时为振荡控制电流Icco，并且这种情况下的振荡频率I7Osc是振荡频率Fcco。振荡控制信号CN_0SC在振荡部分210是压控振荡电路时为振荡控制电压Vvco，并且这种情况下的振荡频率R)sc是振荡频率Fvco。在实现乘法功能的情况下提供分频部分220。分频部分220通过将输出振荡信号 Vout (其为振荡部分210的输出端输出的内部时钟信号的示例)的振荡频率Fcco分频为 i/η，以获得分频振荡信号VoutI (其为比较时钟信号的示例)。n是PLL乘法因子(也称为分频比)，其为1或更大的正整数，并且其可想要进行变化以能够改变PLL输出时钟CK_ PLL的频率。相位频率比较部分230将外部提供的基准时钟和来自分频部分220的分频振荡信号Voutl的相位和频率相互比较。相位频率比较部分230输出指示作为比较结果的相位差和频率差的误差信号，作为比较结果信号Vcomp。外部提供至相位频率比较部分230的一个输入端的基准时钟将称为外部基准时钟CLK0。提供至相位频率比较部分230的另一输入端的另一信号是作为比较时钟信号的示例的分频振荡信号Voutl。电荷泵240接收或输出与相位频率比较部分230输出的比较结果信号Vcomp对应的驱动电流(称为电荷泵电流Icp)。电荷泵240例如包括用于接收或输出与相位频率比较部分230输出的比较结果信号Vcomp对应的电荷泵电流Icp的电荷泵，以及用于将偏置电流Icpbias供给该电荷泵的可变电流值型的电流源。环路滤波器部分250是用于对经由电荷泵240从相位频率比较部分230输出的比较信号进行平滑的平滑部分的示例。环路滤波器部分250可以是电流输出型和电压输出型中的任何一个。图2示出电流输出型的示例。环路滤波器部分250例如包括作为滤波器电路252的低通滤波器。环路滤波器部分250通过滤波器电路252对电荷泵240生成的电荷泵电流Icp进行积分，并且生成用于控制振荡部分210的振荡频率Fcco的环路滤波器输出电流lip。环路滤波器部分250具有这样的配置其能够电流输出，以便适配到由流控振荡电路形成的振荡部分210。即，为了是电流输出型，环路滤波器部分250在滤波器电路252 的后级特别包括电压-电流转换部分2M和电压-电流转换部分256。电压-电流转换部分2M和缓冲器部分260形成振荡控制部分255。电压-电流转换部分256和缓冲器部分 270形成分频器控制部分257。当环路滤波器部分250是电压输出型时，无需在滤波器电路 252的后级中提供电压-电流转换部分2M和电压-电流转换部分256。顺便提及，尽管在图2中将电压-电流转换部分2M和电压-电流转换部分256示出为包括在环路滤波器部分250内，但是可以将环路滤波器部分250处理为仅具有滤波器电路252的环路滤波器部分，并且电压-电流转换部分2M和电压-电流转换部分256可以视为安置在环路滤波器部分250的外面。确切地，假设环路滤波器部分250包括具有环路滤波器电容CP的电容器(容性元件)的滤波器电路252，包括作为电压-电流转换部分254的、具有电压-电流转换增益 Gm_0SC的电压-电流转换电路(跨导)，并且包括作为电压-电流转换部分256的、具有电压-电流转换增益Gm_DIV的电压-电流转换电路(跨导)。电荷泵的输出公共连接至电容器的一端和电压-电流转换部分2M与电压-电流转换部分256的输入。电容器的另一端连接至基准电位(例如，参考地或电源)。在环路滤波器部分250中，基于电荷泵输出的电荷泵电流Icp，在电容器的一端 (艮P，电压-电流转换部分的输入)生成电压信号(称为电荷泵电压Vcp)。由于执行对电容器充电和放电的操作，因此环路滤波器部分250(环路滤波器部分250的滤波器电路25 用作低通滤波器，其呈现至少一个截止频率(极点)，以使得将来自相位频率比较部分230的比较结果信号Vcomp中高于预定截止频率(称为滚降频率或极点)的频率分量进行衰减，并且对要供给振荡部分210的振荡控制电流Icco进行平滑并提取出振荡控制电流Icco的低频分量。顺便提及，作为低通滤波器的滤波器电路252的功能可以通过不仅串联连接电容器而且串联连接环路滤波器电阻Rp的阻性元件而得到提升。当采用包括一个电荷泵的配置时，一般采用包括阻性元件的配置。另外，可设想这样的变型例如通过将电容器的单个电路和电容器与阻性元件的串联电路相互并联连接，以提供传输特性的多个极点。电压-电流转换部分2M和电压-电流转换部分256根据电压-电流转换增益Gm，将基于电荷泵输出的电荷泵电流Icp而在滤波器电路252的电容器的一端(即，电压-电流转换部分的输入)生成的环路滤波器电压Vlf (在本示例中，电荷泵电压Vcp)转换为电流信号(环路滤波器输出电流IlP)。环路滤波器输出电流Ilp_0SC通过经过缓冲器部分沈0，用作振荡部分210的振荡控制信号CN_0SC。环路滤波器输出电流Ilp_DIV通过经过缓冲器部分270，用作用于控制分频部分220的分频控制信号CN_DIV。换言之，每个环路滤波器输出电流Ilp是用作振荡控制信号CN_0SC和分频控制信号CN_DIV的基础的控制信号。缓冲器部分260是这样的功能部分其形成用于环路滤波器部分250(在本示例中，电压-电流转换部分254)和振荡部分210之间的振荡控制信号的接口。缓冲器部分 260例如由用作电流缓冲器的电流-电流转换电路形成。该电流-电流转换电路具有将来自环路滤波器部分250的环路滤波器输出电流Ilp转换为环路滤波器输出电流Ilp的K_ OSC倍(K_0SC是镜像比(mirrorratio)，其可以是包括1在内的任意值，并且可以大于1或者可以小于1)的功能。根据对于电流方向折叠的需要、镜像比K_0SC的设置等，按照要求提供缓冲器部分260就足够了。缓冲器部分260不是必不可少的组成元件，而是按照要求提供缓冲器部分260就足够了。例如，当镜像比K_0SC可为“1”并且环路滤波器输出电流Ilp_0SC可按照原样用作振荡控制电流Icco时，无需提供缓冲器部分沈0。另一方面，例如，当镜像比K_ OSC设为不是“1”并且稳态值(在本示例中，恒流分量)叠加在基于环路滤波器输出电流 Ilp_0SC(不管镜像比K_0SC为多少)的控制信号(在本示例中，控制电流)上时，提供缓冲器部分沈0。顺便提及，缓冲器部分沈0的功能可以集成到电压-电流转换部分254中。顺便提及，在环路滤波器部分250是电压输出型的情况下，可以将作为用于环路滤波器电压Vlf的缓冲器功能的、电压增益G_0SC为“1”的所谓的电压跟随器提供为缓冲器部分沈0。另外，在环路滤波器部分250是电压输出型的情况下，当电压增益G_0SC设为不是“1”并且稳态值(在本示例中，恒压分量)叠加在基于环路滤波器输出电压Vlp_0SC(不管电压增益G_0SC为多少)的控制信号(在本示例中，控制电压)上时，可提供缓冲器部分 260。缓冲器部分270是这样的功能部分其执行用于环路滤波器部分250(在本示例中，电压-电流转换部分256)和分频部分220之间的分频控制信号的接口功能。缓冲器部分270例如由用作电流缓冲器的电流-电流转换电路形成。该电流-电流转换电路具有将来自环路滤波器部分250的环路滤波器输出电流Ilp转换为环路滤波器输出电流Ilp的K_ DIV倍(K_DIV是镜像比，其可以是包括1在内的任意值，并且可以大于1或者可以小于1) 的功能。根据对于电流方向折叠的需要、镜像比K_DIV(叉指比，finger ratio)的设置等， 按照要求提供缓冲器部分270就足够了。缓冲器部分270不是必不可少的组成元件，而是按照要求提供缓冲器部分270就足够了。例如，当镜像比K_DIV可为“ 1 ”并且环路滤波器输出电流Ilp_DIV可按照原样用作分频控制信号CN_DIV时，无需提供缓冲器部分270。另一方面，例如，当镜像比K_DIV设为不是“1”并且稳态值(在本示例中，恒流分量)叠加在基于环路滤波器输出电流Ilp_DIV(不管镜像比K_DIV为多少)的控制信号(在本示例中，控制电流)上时，提供缓冲器部分270。顺便提及，缓冲器部分270的功能可以集成到电压-电流转换部分256中。顺便提及，在振荡部分210是压控振荡器并且环路滤波器部分250是电压输出型的情况下，可以将作为用于环路滤波器电压Vlf的缓冲器功能的、G_DIV为“1”的所谓的电压跟随器提供为缓冲器部分270。另外，在类似的情况下，当G_DIV设为不是“1”并且稳态值(在本示例中，恒压分量)叠加在基于环路滤波器输出电压Vlp_DIV(不管G_DIV为多少)的控制信号(在本示例中，控制电压)上时，可提供缓冲器部分270。[振荡部分流控振荡电路]图3A和:3B是在说明基准定时生成部分110中振荡部分210的配置的示例时的辅助图。在这种情况下，振荡部分210是流控振荡电路。顺便提及，图3A是详细的电路图，而图3B示出振荡频率Fcco相对于振荡控制电流Icco的特性的示例。如图3A所示，流控振荡电路形成的振荡部分210的单位延迟元件212每一个均由使用了作为两个NM0S(N型MOS晶体管)的晶体管TRl和晶体管TR2的差分电路形成。晶体管TRl的栅极设为非反相输入INp，晶体管TRl的漏极经由阻性元件Rl连接至电源Vdd，并且晶体管TRl的漏极设为反相输出Qn。另外，晶体管TR2的栅极设为反相输入INn，晶体管 TR2的漏极经由阻性元件R2连接至电源Vdd，并且晶体管TR2的漏极设为非反相输出Qp。在本示例中，第一级的单位延迟元件212_1的反相输出Qn连接至第二级的单位延迟元件212_2的反相输入INn，而第一级的非反相输出Qp连接至第二级的非反相输入INp。 进一步，第二级的单位延迟元件212_2的反相输出Qn连接至第三级的单位延迟元件212_3 的反相输入INn，而第二级的非反相输出Qp连接至第三级的非反相输入INp。进一步，第三级的单位延迟元件212_3的反相输出Qn连接至第一级的单位延迟元件212_1的非反相输入INp，而第三级的非反相输出Qp连接至第一级的反相输入INn。从而，进行负反馈连接， 并且在整体上形成环形振荡器。每一级的晶体管TRl和晶体管TR2的源极相互连接，并且经由可变电流值型的电流源Isl进一步连接至基准电位(例如，参考地电位GND)。电流源Isl受控于来自振荡控制部分255的作为振荡控制信号CN_0SC的振荡控制电流Icco。可替换地，电流源Isl可以集成到电压-电流转换部分254或缓冲器部分260 中。在这种情况下，电流源Isl的输出电流是作为振荡控制信号CN_0SC的振荡控制电流 Icco自身。图;3B示出流控振荡器的振荡频率Fcco相对于振荡控制电流Icco的特性的示例。 在此示例中，振荡频率Fcco随着振荡控制电流Icco单调增大，特别是，振荡频率Fcco基本上与振荡控制电流Icco成比例地增大。[分频部分电流接收型]图4A到4D是在说明基准定时生成部分110中的分频部分220的配置的示例时的辅助图。在这种情况下，分频部分220的控制输入端是电流接收型的。顺便提及，图4A是功能框图，图4B是详细电路图，图4C是示出工作的示例的定时图，而图4D示出最大工作频率Fdivjiiax相对于分频控制电流Idiv的特性的示例。如图4A所示，作为示例，分频部分220由使用了两个D锁存器222 (D型触发器) 的2分频分频器电路(预定标器，prescaler)形成。各个级中的D锁存器222交替地供有具有彼此互补关系的非反相时钟CKp和反相时钟CKn，其中非反相时钟CKp和反相时钟CKn是从振荡部分210输出的输出振荡信号Vout。“交替”是指例如第一级的D锁存器222_1在非反相时钟CKp的H电平时段中取入数据，并在反相时钟CKn的H电平时段中保持所取入的数据，而第二级的D锁存器222_2在反相时钟CKn的高电平时段中取入数据，并在非反相时钟CKp的H电平时段中保持所取入的数据。第一级的D锁存器222_1的非反相输出Qp连接至第二级的D锁存器222_2的非反相输入INp，而第一级的D锁存器222_1的反相输出Qn连接至第二级的D锁存器222_2 的反相输入INn。进一步，第二级的D锁存器222_2的非反相输出Qp连接至第一级的D锁存器222_1的反相输入INn，而第二级的D锁存器222_2的反相输出Qn连接至第一级的D 锁存器222_1的非反相输入INp。从而，在整体上形成差分输入-输出配置，并且第二级的非反相输出Qp和反相输出Qn输出分频振荡信号Voutl。如图4B所示，分频部分220的D锁存器222包括数据取入电路224、数据保持电路 226和偏置电路228。数据取入电路224是所谓的有源负载(active load)，其配备有使用了两个 NMOS (N型MOS晶体管)并具有作为负载的PMOS (P型MOS晶体管)的差分电路。确切地， 晶体管TRl和晶体管TR2相互差分连接，而晶体管TR3和晶体管TR4作为负载连接(漏极侧)。晶体管TRl具有作为非反相输入INp的栅极，并具有连接至晶体管TR3的漏极的漏极，其中晶体管TRl的漏极设为反相输出Qn。晶体管TR2具有作为反相输入INn的栅极， 并具有连接至晶体管TR4的漏极的漏极，其中晶体管TR2的漏极设为非反相输出Qp。晶体管TRl和晶体管TR2的源极相互连接，并且进一步连接至晶体管TR5的漏极。 晶体管TR5的栅极供有时钟(非反相时钟CKp和反相时钟CKn中的一个)。晶体管TR5的源极连接至基准电位(例如，参考地电位GND)。晶体管TR3和晶体管TR4的相应源极连接至电源Vdd，并且相应级中晶体管TR3和晶体管TR4的相应栅极连接至公共的偏置电路228。数据保持电路2 具有由两个NMOS (N型MOS晶体管)的交叉连接形成的结构，其中晶体管的相应漏极连接至数据取入电路2 的非反相输出Qp和反相输出Qn。确切地，采用这样的交叉连接结构连接至数据取入电路2M的反相输出Qn的晶体管TR6的漏极与晶体管TR7的栅极连接，而连接至数据取入电路224的非反相输出Qp的晶体管TR7的漏极与晶体管TR6的栅极连接。晶体管TR6和晶体管TR7的源极相互连接，并进一步连接至晶体管TR8的漏极。晶体管TR8的栅极供有时钟(其为非反相时钟CKp和反相时钟CKn中的一个，并且其不同于晶体管TR5的输入)。晶体管TR8的源极连接至基准电位(例如，参考地电位GND)。顺便提及，晶体管TR5和晶体管TR8的相应源极可以经由形成电流源的晶体管公共地连接至基准电位。这种情况下的电流源配置为提供固定的偏置电流。连接至数据取入电路224的晶体管TR3和晶体管TR4的相应栅极的偏置电路2 具有PMOS晶体管TR9，其以电流镜的方式连接至晶体管TR3和晶体管TR4。晶体管TR9具有连接至电源Vdd的源极，并具有这样的漏极和栅极其连接至晶体管TR3和晶体管TR4的栅极，并经由可变电流值型的电流源Is2连接至基准电位(例如，参考地电位GND)。
电流源Is2由来自分频器控制部分257的作为分频控制信号CN_DIV的分频控制电流Idiv控制。可替代地，电流源Is2可以集成到电压-电流转换部分256或缓冲器部分 270中。在这种情况下，电流源Is2的输出电流是作为分频控制信号CN_DIV的分频控制电流Idiv自身。在任一情况下，经由作为有源负载的晶体管TR3和晶体管TR4供给D锁存器 222的每个晶体管TR的偏置电流基本上与分频控制电流Idiv成比例。顺便提及，在分频部分220的控制输入端是电压接收型的情况下，由电压信号控制晶体管TR3和晶体管TR4的栅极就足够了。参考图4C描述分频部分220的工作。下面假设非反相时钟CKp供给第一级中的晶体管TR5，而反相时钟CKn供给第二级中的晶体管TR5。首先，假设第二级中的反相输出 Qn2处于H电平，而第二级中的非反相输出Qp2处于L电平(TO的时段)。在第一级中，数据取入电路2M在其中非反相时钟CKp为H电平的时段Tl中取入第二级中的数据，并在其中反相时钟CKn为H电平的时段T2中保持所取入的数据。结果，在第一级中，反相输出Qnl 处于L电平，而非反相输出Qpl处于H电平。此后，在第二级中，数据取入电路2 在其中反相时钟CKn为H电平的时段T2中取入第一级中所保持的数据，并且在非反相时钟CKp为H电平的时段T3中保持所取入的数据。结果，在第二级中，反相输出Qn2处于L电平，而非反相输出Qp2处于H电平。从而，将作为非反相时钟CKp和反相时钟CKn输入的输出振荡信号Vout的振荡频率Fcco分频至 1/2所得到的分频振荡信号Voutl从第二级输出。图4D示出分频部分220的最大工作频率Fdivjnax相对于分频控制电流Idiv的特性的示例。在此示例中，最大工作频率Fdivjnax随着分频控制电流Idiv单调增大，特别地，最大工作频率Fdivjnax基本上与分频控制电流Idiv成比例地增大。尽管在附图中未示出，但是分频部分220消耗的电流Ipw可以视为基本上与分频部分220的偏置电流成比例，并且消耗的电流Ipw也基本上与分频控制电流Idiv成比例地增大。<振荡部分和分频部分的控制响应之间的关系>图5A 图6E是在说明振荡部分210根据振荡控制信号CN_0SC的控制响应和分频部分220根据分频控制信号CN_DIV的控制响应之间的关系时的辅助图。图5A 5C示出根据本实施例的电压-电流转换电路253的控制系统。图6A 6E是在说明本实施例和未采用本实施例的比较示例的情况下振荡部分210和分频部分220的控制响应的示例时的辅助图。图5A是注意力贯注于电压-电流转换部分254、缓冲器部分260和振荡部分210 的系统以及电压-电流转换部分256、缓冲器部分270和分频部分220的系统的功能框图。 图5B是具体表示图5A中的振荡部分210是流控振荡电路且图5A中的分频部分220的控制输入端是电流接收型的情况的功能框图。图5C是具体表示图5A中的振荡部分210是压控振荡电路且图5A中的分频部分220的控制输入端是电压接收型的情况的功能框图。图5B 和图5C示出这样的示例通过将电容器25 的单个电路和电容器252b与阻性元件252c 的串联电路相互并联连接，形成环路滤波器部分250的滤波器电路252。图6A 6C是示出根据本实施例的振荡控制部分255和分频器控制部分257的两个系统的控制响应之间的关系的示例的特性图。图6D是示出未采用本实施例的比较示例中的控制响应的关系的示例的特性图。图6E是示出根据本实施例的分频部分220消耗的电流的控制响应的关系的示例的特性图。在根据本实施例的基准定时生成部分110中，分频部分220的偏置电流受来自缓冲器部分270的分频控制信号CN_DIV的控制。当分频部分220的控制输入端是电流接收型时，分频控制信号CN_DIV是分频控制电流Idiv以便对应于振荡部分210是流控振荡电路的情况。当分频部分220的控制输入端是电压接收型时，分频控制信号CN_DIV是分频控制电压Vdiv以便对应于振荡部分210是压控振荡电路的情况。除非另外指出，下列描述通过假定分频部分220的控制输入端是电流接收型而进行。顺便提及，振荡部分210和分频部分220不必均为相同的类型(即，电流型或电压型)。可存在振荡部分210和分频部分220中的一个是电流型而另一个是电压型的模式。 即，可存在振荡部分210是流控振荡电路而分频部分220的控制输入端是电压接收型的模式，或者可存在振荡部分210是压控振荡电路而分频部分220的控制输入端是电流接收型的模式。分频部分220可具有仅通过控制电流控制分频部分220的偏置电流的配置和通过将恒定电流(即，偏移分量)添加至控制电流所获得的电流来控制分频部分220的偏置电流的配置中的任何一个。另外，分频部分220可以仅由受控于偏置电流的分频器形成，或者可以由受控于偏置电流的分频器和另一系统的分频器的组合形成。在本实施例中，每一电路配置为使得电压-电流转换部分2M的振荡控制部分255 和缓冲器部分260的控制响应以及基于环路滤波器电压Vlf的电压-电流转换部分256的分频器控制部分257和缓冲器部分270的控制响应相互具有预定的相关性。可通过使得“基于环路滤波器电压Vlf的振荡控制信号CN_0SC和分频控制信号 CN_DIV的相应值以基本上相同的方式改变”来实现用于使得“控制响应相互具有预定的相关性”的典型方法。例如，如图6A所示第一示例中那样，可以通过使得基于环路滤波器电压 Vlf的振荡控制信号CN_0SC和分频控制信号CN_DIV的相应值相互具有基本上成比例的关系来实现该方法。即，配置振荡控制部分255和分频器控制部分257的两个系统，使得用于控制分频部分220的分频控制信号CN_DIV与用于控制振荡部分210的振荡控制信号CN_ OSC成比例。换言之，使得可通过环路滤波器电压Vlf的线性函数等式(线性等式)表达分频控制信号CN_DIV和振荡控制信号CN_0SC的值。就此而言，不一定要用线性函数等式表达振荡频率R)sc对于振荡控制信号CN_ OSC的关系，或者不一定要用线性函数等式表达分频部分220消耗的电流Ipw和最大工作频率Fdivjiiax对于分频控制信号CN_DIV的关系。不仅对于振荡控制信号CN_0SC和分频控制信号CN_DIV均是电流信号的情况，而且对于振荡控制信号CN_0SC和分频控制信号CN_ DIV均是电压信号的情况以及振荡控制信号CN_0SC和分频控制信号CN_DIV中的一个是电流信号而另一个是电压信号的情况，这种关系同样如此。顺便提及，在提供图5B中所示的电流叠加电路258并且稳态电流I_of f叠加在基于环路滤波器电压Vlf的控制信号(分频控制电流Idiv’ )的情况下，如图6B所示第二示例中那样，排除稳态电流I_off在外的控制信号具有基本上的比例关系就足够了。尽管在附图中未示出，但是同样在稳态电流叠加在基于环路滤波器电压Vlf的控制信号(振荡控制电流lose’ )的情况下，排除稳态电流在外的控制信号具有基本上的比例关系就足够了。即，将通过将电压-电流转换部分256获得的分频控制电流Idiν’与电流叠加电路258拥有的电流源(未示出)所生成的作为偏移电流分量的稳态电流I_off进行合成(相加)所获得的分量作为分频控制电流Idiv供给分频部分220。在这种情况下，具有的优点在于作为固定偏置电流分量的稳态电流I_off可供给分频部分220，由此即使供给流控振荡电路所形成的振荡部分210的振荡控制电流Icco 基本上为0(ICCO ΟμΑ)的时候，分频部分220内的工作点也可以稳定。即，由于辅助电流源(电流叠加电路258)的存在，工作裕度可以通过辅助电流(稳态电流I_off)得到扩展。还可防止振荡控制电流Icco和分频控制电流Idiv之间的误差(该误差由元件差异产生)导致IccO>0yA且Idiv，= Ομ A的情形的情况下的分频失败(在原理上，在 Icco ^ Ομ A的区域中)。与偏移分量有关的以上描述不仅适用于偏移电流分量，而且适用于偏移电压分量。例如，在提供图5C所示的电压叠加电路259且稳态电压V_of f叠加在基于环路滤波器电压Vlf的控制信号(分频控制电压Vdiv’)的情况下，排除稳态电压V_off在外的每个控制信号具有基本上的比例关系就足够了。尽管在附图中未示出，但是同样在稳态电压叠加在基于环路滤波器电压Vlf的控制信号(振荡控制电压Vosc’)的情况下，排除稳态电压在外的控制信号具有基本上的比例关系就足够了。S卩，通过将分频控制电压Vdiv’与电压叠加电路259拥有的电压源(未示出)所生成的作为偏移电压分量的稳态电进行合成(相加)所获得的分量作为分频控制电压Vdiv供给分频部分220。在这种情况下，具有的优点在于作为固定偏置电压分量的稳态电压V_off可供给分频部分220，由此即使供给压控振荡电路所形成的振荡部分210的振荡控制电压Vvco 基本上为0(VVCO ^ OV)的时候，分频部分220内的工作点也可以稳定。即，以与偏移电流分量的情况相同的方式考虑就足够了，并且由于辅助电压源(电压叠加电路259)的存在， 工作裕度可以通过辅助电压(稳态电压V_off)得到扩展。还可防止振荡控制电压Vvco和分频控制电压Vdiv之间的误差(该误差由元件差异产生)导致Vvco > OV且Vdiv’ =OV 的情形的情况下的分频失败(在原理上，在Vvco ^ OV的区域中)。令α为比例常数，以上可用比例等式dCN_0SC/dVlf = α · dCN_DIV/dVlf表示。 比例常数α与环路滤波器电压Vlf独立就足够了，并且可使得比例常数α的值适当地如所愿地变化(其电路配置的示例将在稍后描述)。在比例常数α是不依赖于环路滤波器电压Vlf的恒定值的情况下，如所愿地获得理想的比例关系(理想的线性函数等式)。然而， 可能存在关系α (Vlf)，S卩，比例常数α可能在某种程度上依赖于环路滤波器电压Vlf。例如，如图6C所示第三示例中那样，尽管振荡控制信号CN_0SC和分频控制信号 CN_DIV之一的值用环路滤波器电压Vlf的线性函数等式来表达，然而虽然另一个的值相对于环路滤波器电压Vlf呈现单调增加的特性，但是可能偏离线性函数等式。另外，尽管相对于环路滤波器电压Vlf呈现单调增加特性，但是振荡控制信号CN_0SC和分频控制信号CN_ DIV两者的值均可能偏离线性函数等式。这意味着就电路配置而言，在实践中不管是否可以理想地(理论上地)设置线性关系，或者是否获得非线性关系，均不出现问题。当振荡部分210是流控振荡电路并且分频部分220的控制输入端是电流接收型时，上述等式可以转换为dlcco/dVlf = α .dIdiVAlVlf^当振荡部分210是压控振荡电路并且分频部分220的控制输入端是电压接收型时，上述等式可以转换为dVcco/dVlf = α MVdivAlVlf^当振荡部分210是流控振荡电路并且分频部分220的控制输入端是电压接收型时，上述等式可以转换为dlcco/dVlf = α .dVdiVAlVlf^当振荡部分210是压控振荡电路并且分频部分220的控制输入端是电流接收型时，上述等式可以转换为dVcco/dVlf =α · dldiv/dVlf。用于使得“控制响应相互具有预定的相关性”的典型模式不限于如上所述的用比例等式表示振荡控制信号CN_0SC和基于环路滤波器电压Vlf的分频控制信号CN_DIV的值之间的关系的模式。振荡控制信号CN_0SC和基于环路滤波器电压Vlf的分频控制信号CN_ DIV的值之间的关系例如可以用更高阶(如，二阶或更高阶)的函数等式来表示。然而，在这种情况下，用于主动地设置这种高阶函数等式的电路配置相比于比例等式的情况更加复杂。因而，可以认为，使得可用上述“比例关系”(即，环路滤波器电压Vlf的线性函数等式) 表示振荡控制信号CN_0SC和分频控制信号CN_DIV两者的值是最合适的。另外，调节电压-电流转换部分2M和缓冲器部分沈0的系统中的总转换率(Gm_ 0SCXK_0SC)以及电压-电流转换部分256和缓冲器部分270的系统中的总转换率(Gm_ DIVXK_DIV)，以使得分频部分220的最大工作频率Fdivjnax高于振荡部分210的振荡频率。这基于这样的事实想要使用其最大工作频率Fdivjnax可由偏置电流确定的分频器的锁相环电路满足分频器的最大工作频率超过振荡器的任意振荡频率i^osc这一条件。即，分频部分220需要以振荡部分210的任意振荡频率R)sc工作，并且令Fdivjnax为分频部分220的最大工作频率，Foscjnax为振荡部分210的最大工作频率，且R)sc为振荡部分210的任意振荡频率，需要满足“Fdivjnax > Fosc_max > R)sc”。另一方面，在锁相环电路电路锁定后，分频部分220以期望的锁定频率Flock工作就足够了，而在条件限制到锁相环锁定后的条件时，满足“Fdivjnax > Flock”就足够了。可以认为，即使在锁定之后，继续把给出最大工作频率Fdivjnax的偏置电流发送到分频部分 220也是没有用的。例如，将高频锁相环电路用于相机、电视机等内所用各芯片之间的高速通信。在高速锁相环电路中，振荡器的振荡频率较高，由此以相应高频工作的分频器是必要的。分频器一般由静态触发器形成，其在某些情况下可能不能以高频工作。考虑到这些情况，将用以稳定发送偏置电流这一类型(如，便于阻抗匹配的CML/ 电流模式逻辑(current mode logic)型等)的分频器用作本实施例中的分频部分220。CML是集电极输出。一般而言，分频器的偏置电流固定为某个值，并且该值设为某个级别的偏置电流值或更高，以使得满足上述条件。输出信号的电压幅值是偏置电流值和集电极侧的负载电阻之乘积，并且接口连接非常容易。这种类型的分频器的最大工作频率可以由偏置电流确定，并且最大工作频率随着偏置电流单调增大。即，最大工作频率由偏置电流确定。然而，尽管为了降低这种分频器消耗的电流Ipw，降低偏置电流就足够了，但是上述条件强加了防止偏置电流降低至某个值以下的这一限制。因而，如图6D所示，分频器的最大工作频率Fdivjnax设为比锁相环电路的锁定频率Flock充分高的值。在锁相环电路锁定后，相比于以锁相环电路的锁定频率Flock工作所需要的电流，分频器供有更高的电流，由此不必要的电流在锁定后发送经过分频器。只要分频器通过满足“Fdivjnax > Fosc_max > Fosc”的固定偏置电流进行工作，则锁定后的不必要的电流不能降低。作为用于解决该问题的方法，本实施例采用这样的方法通过基于来自环路滤波器部分250的环路滤波器电压Vlf的控制信号，以彼此互锁的状态运行振荡部分210和分频部分220。确切地，首先，分频部分220的偏置电流基于环路滤波器电压Vlf (基于环路滤波器电压Vlf的环路滤波器输出电流Ilp_DIV或环路滤波器输出电压Vlp_DIV)动态地改变。在这种情况下，随着振荡部分210的振荡频率R)sc基于振荡控制信号CN_0SC改变，根据本实施例的锁相环电路通过利用基于环路滤波器电压Vlf的分频控制信号CN_DIV 来控制流经分频部分220的偏置电流，以改变分频部分220的最大工作频率Fdivjnax。如图6E所示，分频部分220也受基于环路滤波器电压Vlf的分频控制信号CN_DIV 控制，以使得与振荡部分210根据基于环路滤波器电压Vlf的振荡控制信号CN_0SC的工作互锁，由此振荡部分210的振荡频率R)sc和分频部分220的偏置电流(即，功耗)得到改变。设置各控制信号(振荡控制信号CN_0SC和分频控制信号CN_DIV)之间的关系，以使得分频部分220的最大工作频率Fdivjnax (该频率既在引入过程中又在锁定时对应于任意的环路滤波器电压Vlf)在当振荡部分210和分频部分220由基于相同环路滤波器电压 Vlf的相应控制信号(振荡控制信号CN_0SC和分频控制信号CN_DIV)控制时，高于分频部分220的振荡频率R)sc。给出分频部分220的最大工作频率Fdivjnax (该频率对应于给出振荡部分210的最大振荡频率i^oscjnax的环路滤波器电压Vlfmax)的分频控制信号CN_DIV设为分频控制信号CN_DIV_maX。对应于锁相环电路锁定时的环路滤波器电压Vlflock的分频控制信号 CN_DIV设为分频控制信号CN_DIV_lock。当采用这种方法时，在引入过程以及锁定时，振荡部分210和分频部分220通过基于来自环路滤波器部分250的环路滤波器电压Vlf的控制信号进行工作以使得彼此互锁。在锁相环电路锁定在固定的锁定频率Flock之后，分频部分220受控于与锁定时的环路滤波器电压Vlf对应的分频控制信号CN_DIV_lock。由于“分频控制信号CN_DIV_ max >分频控制信号CN_DIV_lock”，因此流经分频部分220的偏置电流可以降低到某个量， 由此在满足使得分频部分220的最大工作频率Fdivjnax高于锁定频率Flock这一条件的同时，消耗的电流可得到降低(功耗可得到降低)。分频部分220在锁定时消耗的电流Ipw 为对应于分频控制信号CN_DIV_lock的Ipwlock，从而相比于未应用本实施例的各情况，功耗可以得到降低。例如，在锁相环电路的引入(pull-in)过程中，振荡部分210的振荡频率R)sc动态地改变，并且存在振荡部分210的振荡频率R)sc高于锁定频率Flock的状态。在这种情况下，随着振荡部分210的振荡频率R)sc改变，根据本实施例的锁相环电路通过利用基于环路滤波器电压Vlf的控制信号(分频控制信号CN_DIV)来控制流经分频部分220的偏置电流，以改变分频部分220的最大工作频率Fdivjnax。由于设置各控制信号之间的关系，以使得分频部分220的最大工作频率Fdiv_max (该频率对应于环路滤波器电压Vlf)高于振荡部分210的振荡频率R)sc，因此振荡部分210和分频部分220通过基于环路滤波器电压Vlf的控制信号进行工作以便彼此互锁， 而在引入过程以及锁定时没有任何不便。因而，在锁定环电路以固定的锁定频率Flock锁定之后，流经分频部分220的偏置电流可以降低到某个量，由此在满足使得分频部分220的最大工作频率Fdivjiiax高于锁定频率Flock这一条件的同时，消耗的电流可得到降低(功耗可得到降低)。当采用方法以使得振荡部分210的振荡频率R)sc和分频部分220的最大工作频率Fdivjiiax与环路滤波器电压Vlf互锁，并且“Fdivjiiax > Fosc”在任意的环路滤波器电压Vlf上总是满足时，分频部分220没有任何问题地工作。当采用配置以使得分频部分220消耗的电流Ipw随着分频控制信号CN_DIV变得更大而增大时，分频部分220消耗的电流Ipw在锁相环电路以期望的频率锁定之后可以得到降低。下面以振荡部分210和分频部分220均是电流型(即，振荡部分210是流控振荡电路，并且分频部分220的控制输入端是电流接收型)的情况作为示例进行具体描述。<电压-电流转换部分第一示例>图7A-1 7D和图8是在说明电压-电流转换部分2M和电压-电流转换部分 256(这些部分统称为电压-电流转换电路25 的第一示例时的辅助图。第一示例中的电压-电流转换电路253A可以认为是电压-电流转换电路253的基本配置。设置电压-电流转换部分2M和电压-电流转换部分256之间的关系，以便分频部分220的分频控制电流Idiv与振荡部分210的振荡控制电流Icco成比例而使得满足 dlcco/dVlf = α · dIdiv/dVlf( S卩，以便满足“Icco = α .Idiv”)。可以认为，最容易地是例如采用所谓的电流复制的机制来满足这种关系。N型晶体管和P型晶体管中的任何一个均可以用作用于提供电流复制机制的晶体管。各种电路配置是可设想到的。然而，可以将任一电路配置视为用作用于生成基于环路滤波器电压Vlf的电流的电流源部分。例如，图7A-1所示的示例具有NMOS输出级。在此示例中，一个NMOSl (第一N型MOS 晶体管)用作电压-电流转换部分254，一个NM0S2 (第二 N型MOS晶体管)用作电压-电流转换部分256。NMOSl将称为振荡控制电流Icco的主输出级，NM0S2将称为分频控制电流Idiv的复制(Mplica)输出级。NMOSl和NM0S2具有连接至公共环路滤波器电压Vlf的栅极，具有连接至基准电位(例如，连接至参考地)的源极，并具有作为相应控制电流的输出端的漏极。图7A-2所示的示例具有PMOS输出级。在此示例中，一个PMOSl (第一 P型MOS晶体管)用作电压-电流转换部分254，一个PM0S2 (第二 P型MOS晶体管)用作电压-电流转换部分256。PMOSl将称为振荡控制电流Icco的主输出级，而PM0S2将称为分频控制电流Idiv的复制(Mplica)输出级。PMOSl和PM0S2具有连接至公共环路滤波器电压Vlf的栅极，具有连接至电源的源极，并具有作为相应控制电流的输出端的漏极。从一个不同的视角，可以认为每个配置对于电压-电流转换部分邪4和电压-电流转换部分256具有相同的主体(电流镜配置)，并且分别具有对应于控制电流的多个输出级。
顺便提及，NMOSl和PMOSl的漏极与NM0S2和PM0S2的漏极可配备有电流镜配置的晶体管对(如图7B-1和图7B-2所示)，以为电流方向的折叠进行准备。通过这么做，图 7A-I中的NMOS输出级可以变为PMOS输出级，而图7A-2中的PMOS输出级可变为NMOS输出级。在第一示例的电压-电流转换电路253A的情况下，通过使用NMOS或PMOS的 Vgs-Ids特性来进行电压-电流转换。这种配置即使以先进工艺的逻辑的低电压也可工作， 并且具有简单的结构，由此提供了能够安装于较小面积的优点。在第一示例的电压-电流转换电路253A中，使得匪OSl和匪0S2之间的电流镜像比(NM0S2的电流/NMOSl的电流)或者PMOSl和PM0S2之间的电流镜像比(PM0S2的电流 /PMOSl的电流)对应于比例常数α。电流镜像比可以由晶体管的叉指数(叉指比)、晶体管数目(多比率，multi-ratio)、或者晶体管尺寸(尺寸比)进行设置。例如，图7C是示出图7A-1的详细配置的示例的图。NMOSl由M(M是NMOSl的叉指的数目)个NMOS单一元件的集合形成，而NM0S2由N (N是NM0S2的叉指的数目)个NMOS 单一元件的集合形成。电流镜像比为N/M，并且Idiv= (N/M) .Icco0因此，将比例常数α 设为=Icco/Idiv = Μ/Ν 就足够了。结合图3Α所示的电流受控振荡电路(振荡部分210)和图4Β所示的分频部分220， 图7Α-1所示的NMOSl和NM0S2例如可分别用作电流源Isl和电流源Is2 (如图8所示)。另外，尽管未在图中示出，但是图7B-2所示配置的由晶体管对进行折叠准备的NMOS1和NM0S2 可分别用作电流源Isl和电流源Is2。比例常数α需要调节，以便分频部分220的最大工作频率Fdivjnax高于振荡部分210的流控振荡器的振荡频率Fcco。此时，分频部分220的最大工作频率Fdivjnax和流控振荡器的振荡频率Fcco与流控振荡器的振荡控制电流Icco和分频控制电流Idiv的关系如图7D中所示。在此示例中，振荡部分210的流控振荡器的振荡频率Fcco和分频部分220的最大工作频率Fdivjnax基本上与振荡控制电流Icco (= α ·Ι( ν) ( S卩，用作振荡控制电流Icco 的基础的环路滤波器电压Vlf)成比例增大。另外，分频部分220的工作条件“Fdivjnax > Fcco”得到满足，并且分频部分220消耗的电流Ipw基本上与分频控制电流Idiv(即，振荡控制电流Icco和环路滤波器电压Vlf)成比例增大。在这种情况下，在锁相环电路的引入过程中，流控振荡器的振荡频率Fcco动态地改变，并且存在振荡频率高于锁定频率Flock的状态。随着流控振荡器的振荡频率Fcco改变，根据本实施例的锁相环电路通过控制流经分频部分220的偏置电流来改变分频部分220的最大工作频率Fdivjnax。通过按照上述那样调节比例常数α以使得满足“Icco= α ·Ι( ν”，在任意的环路滤波器电压Vlf上，分频部分220的最大工作频率Fdivjnax调节至高于流控振荡器的振荡频率Fcco。在锁相环电路以期望的固定锁定频率Flock锁定之后，流经分频部分220的偏置电流可设为与锁定时的环路滤波器电压Vlf对应的某个量，由此在满足使得分频部分220 的最大工作频率Fdivjnax高于锁定频率Flock这一条件的同时，分频部分220消耗的电流可得到降低。当振荡部分210和分频部分220由电压信号控制时，运算放大器电路等可能是必须的。在此情况下，电源电压的某个电平作为电源电压对于电压-电流转换电路253是必要的。另一方面，当振荡部分210和分频部分220如第一示例中那样由电流信号控制时，如从附图中清楚的那样，几乎不强加对于电源电压的限制。因此，第一示例适用于低压工艺中的应用。<电压-电流转换部分第二示例>图9A和9B是在说明电压-电流转换电路253(电压-电流转换部分2M和电压-电流转换部分256)的第二示例时的辅助图。图9A是图7A-1或图7B-1的变型的示例。 图9B是图7A-2或图7B-2的变型的示例。通过使用源极简并(degeneration)，第二示例中的电压-电流转换电路25 相比于第一示例可以降低电压-电流转换特性中的变化。例如，图9A所示的示例具有PMOS输出级。在此示例中，NMOSl的源极经由阻性元件R连接至基准电位(例如，接地)。NMOSl的漏极配备有PM0S2、PM0S3和PM0S4，以使得 PM0S3和PM0S4以电流镜方式连接至PM0S2。确切地，NMOSl的漏极与PM0S2的栅极和漏极连接，并且还与PM0S3和PM0S4的栅极连接。例如，使得PM0S3用作振荡控制电流Icco的主输出级，并且使得PM0S4用作分频控制电流Idiv的复制输出级。顺便提及，当PM0S3和PM0S4的漏极配备有使用NMOS的电流镜配置的晶体管对以对电流方向的折叠进行准备时，PMOS输出级可变为NMOS输出级。图9B所示的示例具有NMOS输出级。在此示例中，PMOSl的源极经由阻性元件R 连接至电源。PMOSl的漏极配备有NM0S2、NM0S3和NM0S4，以使得NM0S3和NM0S4以电流镜方式连接至NM0S2。确切地，PMOSl的漏极与NM0S2的栅极和漏极连接，并且还与NM0S3和 NM0S4的栅极连接。例如，使得NM0S3用作振荡控制电流Icco的主输出级，并且使得NM0S4 用作分频控制电流Idiv的复制输出级。顺便提及，当NM0S3和NM0S4的漏极配备有使用PMOS的电流镜配置的晶体管对以对电流方向的折叠进行准备时，NMOS输出级可变为PMOS输出级。NMOSl和PMOSl用作电流源部分，其用于基于环路滤波器电压Vlf，通过源极简并生成电流ls_0。第二示例中的电压-电流转换电路25 (其为图9A和图9B的配置中的任何一个) 利用连接至NMOSl或PMOSl的源极的阻性元件R，通过源极简并执行电压-电流转换。利用这种配置，电压-电流转换特性更靠近于“1/阻性元件R的电阻值Rs”。因而，电压-电流转换特性的变化得到降低，并且锁相环电路的设计变得容易。然而，相对于第一示例，难以在低压工艺中实现第二示例，并且元件数目增多，从而所需面积和功率也增大。<电压-电流转换部分第三示例>图IOA和IOB是在说明电压-电流转换电路253(电压-电流转换部分邪4和电压-电流转换部分256)的第三示例时的辅助图。图IOA是图9A的变型的示例。图IOB是图9B的变型的示例。第三示例中的电压-电流转换电路253C基于使用源极简并的第二示例，并且将放大器电路形成的反馈机制添加至电压-电流转换电路253C以延伸电压-电流转换特性的线性度和动态范围。例如，在图IOA所示的示例中，NMOSl和阻性元件R之间的连接点连接至电压放大器电路AMP的反相输入端，而电压放大器电路AMP的输出端连接至NMOSl的栅极。环路滤波器电压Vlf供给电压放大器电路AMP的非反相输入端。在图IOB所示的示例中，PMOSl 和阻性元件R之间的连接点连接至电压放大器电路AMP的反相输入端，而电压放大器电路 AMP的输出端连接至PMOSl的栅极。环路滤波器电压Vlf供给电压放大器电路AMP的非反相输入端。电压放大器电路AMP将环路滤波器电压Vlf与由NMOSl或PMOSl生成的电流ls_0 和阻性元件R的电阻值Rs之乘积所表示的源极电位(反馈电压)进行比较，并执行反馈操作。第三示例中的电压-电流转换电路253C(其为图IOA和图IOB的配置中的任何一个)通过电压放大器电路AMP执行反馈操作，以使得NMOSl和PMOSl生成的电流ls_0为 “环路滤波器电压Vlf/阻性元件R的电阻值Rs”。因而，获得了电压-电流转换的宽动态范围，并且在很大程度上改善了转换系数的线性度。然而，相对于第一示例和第二示例，难以在低压工艺中实现第三示例，并且元件的数目增多，从而所需面积和功率也增大。<电压-电流转换部分第四示例>图11A-1 IlB是在说明电压-电流转换电路253(电压-电流转换部分2M和电压-电流转换部分256)的第四示例时的辅助图。图11A-1和11A-2是第四示例的功能框图。图IlB示出详细配置的示例。第四示例中的电压-电流转换电路253D是基于第一示例的变型的示例，其中变型的示例在电压-电流转换部分256 —侧包括多⑴个NM0S2 (或PM0S2 下列描述通过采用 NM0S2而进行)。将任意整数设为数目X就足够了。顺便提及，尽管要在下面示出的第四示例中的电压-电流转换电路253D基于第一示例，但是第四示例中的电压-电流转换电路 253D的基本配置可以是第二示例或第三示例。在第四示例的电压-电流转换电路253D中，X个NM0S2的输出可以加在一起。Idiν =(N - Χ/Μ) ·Ιαο，并且比例常数α =Μ/(Ν·Χ)。X的最小值为1，在这种情况下第四示例在本质上与第一示例相同。第四示例如同第一示例那样，不允许比例常数α适当地改变，但是具有这样的优点在事先设置相同配置的NM0S2的数目之后执行制造的情况下，允许以期望的值设置比例常数α。[电压-电流转换部分第一示例+第四示例]尽管未示出，但是通过将第一示例与第四示例组合，使得可以进行比例常数α的精细设置。例如，通过以组合方式使用具有N叉指的X个NM0S2以及使用具有η叉指(η < N)的一个NM0S2，可以将比例常数α设为Μ{1/(N · Χ)+1/η}。[电压-电流转换部分第五示例]图12是在说明电压-电流转换电路253 (电压-电流转换部分2Μ和电压-电流转换部分256)的第五示例时的辅助图。第五示例中的电压-电流转换电路253Ε是允许适当地改变比例常数α的配置的示例。具体地，第五示例基于第一示例，并且在电压-电流转换部分256 —侧的形成 NM0S2 (或PM0S2 下面描述采用NM0S2而进行)的N个单一元件的漏极侧和分频部分220 的控制输入端之间具有用于选择的开关SW_1 SW_N。通过调节在实际使用情形下导通的开关的数目η来调节比例常数α。模拟开关(例如，传输门配置的模拟开关)用作开关SW_1 SW_N。例如通过数字代码将η设为任意整数就足够了。顺便提及，尽管要在下面示出的第五示例中的电压-电流转换电路253Ε基于第一示例，但是第五示例中的电压-电流转换电路253Ε的基本配置可以是第二示例或第三示例。在第五示例的电压-电流转换电路253Ε中，形成NM0S2的N个单一元件的输出可以通过使用开关SW_1 SW_N而加在一起。Idiv= (n/M) "Icco，并且比例常数α = Μ/η。 比例常数α可以在“η = 1 N”的范围中调节。η的最大值是N，在该情况下第五示例实质上与第一示例相同。尽管未示出，但是可以在电压-电流转换部分2Μ—侧的形成NMOSl (或PMOSl 下面描述采用NMOSl而进行)的M个单一元件的漏极侧和振荡部分210的流控振荡器的控制输入端之间提供用于选择的开关SW_1 SW_M，并且通过调节在实际使用情形下导通的开关的数目m来调节比例常数α。在这种情况下，Idiv= (N/m) ·Ιαο，比例常数α = m/ M，并且比例常数α可以在“m= 1 Μ”的范围中调节。<电压-电流转换部分第六示例>图13Α-1 1 是在说明电压-电流转换电路253 (电压-电流转换部分2M和电压-电流转换部分256)的第六示例时的辅助图。图13A-1和13A-2是第六示例的功能框图。图1 示出详细配置的示例。第六示例中的电压-电流转换电路253F是如第五示例中那样允许适当地改变比例常数α的配置的示例。具体地，第六示例基于第一示例，在电压-电流转换部分256 — 侧具有多(X)个NM0S2(或PM0S2 下面描述将通过采用NM0S2进行)，并且在NM0S2_1 NM0S2_X的相应漏极和分频部分220的控制输入端之间具有用于选择的开关SW_1 SW_X。 通过调节在实际使用情形下导通的开关的数目χ来调节比例常数α。模拟开关(例如，传输门配置的模拟开关)用作开关SW_1 SW_X。例如通过数字代码将χ设为任意整数就足够了。在第六示例的电压-电流转换电路253F中，X个NM0S2的输出可以通过使用开关 Sff_l Sff_X而加在一起。Idiv = (N · χ/Μ) · Icco,并且比例常数α = Μ/(Ν · χ)。比例常数α可以在“χ = 1 X”的范围中调节。X的最小值是1，在该情况下开关是不必要的， 并且第六示例实质上与第一示例相同。尽管未示出，但是多(X)个NMOSl (或PMOSl 下面描述将通过采用NMOSl进行) 可以提供在电压-电流转换部分2Μ —侧，用于选择的开关SW_1 SW_X可以提供在 NM0S1_1 NM0S1_X的相应漏极与振荡部分210的流控振荡器的控制输入端之间，并且通过调节在实际使用情形下导通的开关的数目χ可调节比例常数α。在这种情况下，Idiv = (Ν/Μ · χ) ·Ιαο，比例常数α = (Μ ·χ)/N，并且比例常数α可以在“χ = χ”的范围中调节。X的最小值是1，在该情况下开关是不必要的，并且第六示例实质上与第一示例相同。当允许比例常数α的调节的第五示例和第六示例相互比较时，第五示例比第六示例具有更小电路规模，这是由于使得可以通过一个NM0S2或一个PM0S2 (或者，一个NMOSl 或一个PM0S1)进行比例常数α的调节。然而，普通的器件配置需要改变以便引线连接至用于选择的开关SW_1 SW_n (或者，开关SW_1 SW_m)。另一方面，尽管第六示例由于NM0S2 或PM0S2(或者，NMOSl或PM0S1)的数目增多而具有更大的电路规模，但是第六示例具有的优点在于可以通过按照原样使用普通器件配置的NMOS或PMOS来调节相同配置的NMOS或PMOS的数目，以将比例常数α设为想要值。〈与比较示例的比较〉专利文献1提出了可精确地确定锁相环电路的工作状态并实现低功耗的机制。然而，专利文献1需要模拟/数字转换器、存储器电路和用以精确确定锁相环电路的工作状态的确定电路。另一方面，根据本实施例的机制不需要模拟/数字转换器、存储器电路或确定电路，相比于专利文献1的机制具有更简单的信号处理系统，可降低用于控制振荡器的振荡控制信号和用于控制分频器的分频控制信号之间的控制响应差异发生的概率，并且可在很大程度上降低电路规模。例如，根据本实施例的消除了对于模拟/数字转换器的需要的机制相比于专利文献1的机制具有以下几方面的优点1)在低压工艺中，一般难以设计高精度的模拟/数字转换器。尽管取决于模拟/ 数字转换器的配置，但是伴随着转换采样的回扫噪声可改变振荡频率，由此增大了所谓的抖动。另一方面，在本实施例中，无需使用模拟/数字转换器，由此抖动可以忽略或降低。2)由于使得不需要模拟/数字转换器，因此安装面积和功耗可得到极大地降低。另外，结合温度和电压的变化，专利文献1的机制由于下列原因具有缺点1)在专利文献1的机制中，反馈分频器的电流基于预定环路滤波器电压的范围而确定。然而，需要加以考虑振荡电路的振荡频率的变化对于环路滤波器电压的影响、模拟/ 数字转换器和数字/模拟转换器的偏移等而将该电流设为宽的值。这意味着对于反馈分频器的粗略的偏置控制。如果使得设置值没有那么宽，则往往会发生错误工作。2)由于使用模拟/数字转换器执行处理，因此需要某一迟滞的处理时间，从而在振荡器系统和反馈分频器系统之间出现控制响应的差异。当使用模拟/数字转换器时，不能跟随转换时钟周期之间由于离散时间中的工作而引起的变化。这致使在频率变化很大的引入过程中不能执行最优控制。专利文献1的机制和根据本实施例的机制在以下几方面也彼此不同1)尽管专利文献1的机制是用于实现进行“利用某个阈值的状态确定”的目标的办法，但是根据本实施例的机制旨在能够动态并且在时间上持续地跟随最佳工作状态(偏置电流值)。2)专利文献1的机制具有这样的调节机制从模拟信号(环路滤波器电压)一模拟/数字转换一确定一数字/模拟转换(电流控制电压)一偏置电流。该确定本身以数字方式进行，因而是容易的。然而，由于在确定电路周边需要模拟/数字转换器和数字/模拟转换器，因此模拟/数字转换器和数字/模拟转换器的转换过程中的误差累积。为了降低转换误差需要增大电流值，这与降低功耗的这一原始目标对立。另一方面，可以认为相比于专利文献1，根据本实施例机制中生成用于控制分频部分220的分频控制信号CN_DIV的分频器控制部分257所需要和消耗的电流几乎为0。例如，第六示例中的电压-电流转换电路253F可以通过N ·χ/Μ调节分频控制电流Idiv，由此对降低功耗的原始目标施加了非常小的负担。另外，专利文献1提出了用于降低第四示例的反馈分频器的功耗的机制。然而， 该方法使用电流控制电路51并基于外部工作模式指令信号来控制反馈分频电路的驱动电流。因此，专利文献1的机制完全不同于根据本实施例的机制。利用根据本实施例的机制，振荡部分210和分频部分220既在引入过程中又在锁定时通过基于来自环路滤波器部分250的环路滤波器电压Vlf的控制信号进行工作以使得彼此互锁。因此，当锁相环电路锁定到想要频率时，分频部分220的驱动电流自动地设为锁定时的电流(该电流低于i^oscjiiax时)。因而，无需基于外部工作模式指令信号来控制分频部分220的驱动电流。顺便提及，不像专利文献1，根据本实施例的机制并非旨在“精确确定锁相环电路的工作状态”这一目的，并且并非旨在供有为此目的的机制。因此，根据本实施例的机制不能确定工作区。<对于电子设备的应用的示例>图14A 14E是在说明以上实施例中所述的定时生成电路100(具体地，振荡部分 210、分频部分220和电压-电流转换电路253)应用到的电子设备的示例时的辅助图。例如，作为需要先进工艺并想要降低功耗的、集成到用于便携式设备的LSI (Large Scale Integrated Circuit，大规模集成电路)中的PLL，使用以上实施例中所述的锁相环电路的基准定时生成部分110是有效的。当然，无需直言，基准定时生成部分110不限于便携式设备。由于需要偏置电流的分频器主要用于高锁定频率的情况，因此对于执行高速数据对接、串行 ATA(SATA，Serial Advanced Technology Attachment)、用于 SDRAM (Synchronous Dynamic Random Access Memory)的 DDR2 禾口 DDR3 等的 PCI Express, 基准定时生成部分110被视为是合适的。例如，在各种电子设备(包括便携式设备(如，游戏机、电子书、电子辞典、便携式电话等)，但不限于便携式设备，图像显示设备等)中需要高速数据传输的情况下，期望应用以上实施例中所述的振荡部分210、分频部分220和电压-电流转换电路253。例如，图14A是示出在电子设备900是使用了作为图像显示设备示例的显示器模块904(液晶显示设备或有机EL显示设备)的电视接收器902的情况下的外观示例的图。 电视接收器902具有这样的结构显示器模块904布置在用基座906支撑的前面板903的前面。滤光镜905提供在显示面中。电视接收器902使用SDRAM (DDR2规范或DDR3规范) (未在图14A中示出)。根据以上实施例的机制适用于数据接口的时钟的生成。另外，电视接收器902配置为允许用于记录功能的krial ATA系统的硬盘设备908附于电视接收器 902以及与电视接收器902分离。根据以上实施例的机制适用于硬盘设备908的数据接口的时钟的生成。图14B是示出电子设备900是数码相机912情况下的外观的示例的图。数码相机 912包括显示器模块914、控制开关916、快门按钮917等。数码相机912配置为允许存储器卡918附于数码相机912以及与数码相机912分离。根据以上实施例的机制适用于存储卡 918的数据接口的时钟的生成。图14C是示出电子设备900是摄像机922情况下的外观的示例的图。摄像机922在机身923的前方具有用于拾取被摄体图像的图像拾取镜头925，并还包括显示器模块924、 拍照开始/停止开关拟6等。摄像机922配置为允许krial ATA系统的硬盘设备928附于摄像机922以及与摄像机922分离。根据以上实施例的机制适用于摄像机922的数据接口的时钟的生成。图14D是示出电子设备900是便携式电话932情况下的外观的示例的图。便携式电话932是折叠型的。便携式电话932包括上方外壳933a、下方外壳93 、显示器模块 934、耦接部分936(在此情况下，折叶部分)等。便携式电话932配置为允许存储器卡938 附于便携式电话932以及与便携式电话932分离。根据以上实施例的机制适用于便携式电话932的数据接口的时钟的生成。图14E是示出电子设备900是计算机942情况下的外观的示例的图。计算机942 包括上方外壳943a、下方外壳943b、显示器模块944、键盘946等。计算机942具有符合 PCT Express规范的总线，并使用SDRAM(DDR2规范或DDR3规范)(未在图14E中示出)以
ATA系统的硬盘设备。根据以上实施例的机制适用于SDRAM和硬盘设备的数据接口的时钟的生成。另外，计算机942配置为允许符合各种规范的便携型存储介质948 (例如，USB存储器)附于计算机942以及与计算机942分离。根据以上实施例的机制适用于存储介质948的数据接口的时钟的生成。尽管本发明通过使用其实施例已在上面加以描述，但是本发明的技术范围不限于以上实施例中描述的范围。在不脱离本发明精神的情况下可以对以上实施例进行各种变化和改进，并且通过添加这些变化和改进所获得的形式也包括在本发明的技术范围中。另外，以上实施例并非限制权利要求书中的发明，并且并非实施例中所述特征的所有组合对于本发明的解决办法都一定必不可少的。以上实施例包括各种级中的发明，并且可以通过适当地组合多个所公开的组成要求以提取出各种发明。即使从实施例中公开的所有组成要求中省略一些组成要求的时候，也可以将由组成要求的省略得到的组成提取为发明，只要获得效果即可。本申请包含与2010年3月8日向日本专利局提交的日本优先权专利申请JP 2010-050513中公开的主题有关的主题，其全部内容通过引用的方式合并在此。本领域的技术人员应当理解，根据设计要求和其它因素，可以出现各种修改、组合、部分组合和变更，只要其落在所附权利要求书及其等效物的范围内即可。
权利要求
1.一种锁相环电路，包含相位频率比较部分，其配置为将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部分，其配置为生成振荡频率对应于所述误差信号的内部时钟信号； 分频部分，其配置为通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部分，其配置为基于所述误差信号生成用于控制从所述振荡部分输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部分，其配置为基于所述误差信号生成用于控制所述分频部分的偏置电流的分频控制信号，其中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应。
2.如权利要求1所述的锁相环电路，其中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡控制信号的控制响应和所述分频控制信号的控制响应相互具有预定相关性，其中所述振荡控制信号的控制响应和所述分频控制信号的控制响应基于所述误差信号。
3.如权利要求2所述的锁相环电路，其中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡控制信号的控制响应和所述分频控制信号的控制响应相互具有线性关系，其中所述振荡控制信号的控制响应和所述分频控制信号的控制响应基于所述误差信号。
4.一种锁相环电路，包含相位频率比较部分，其配置为将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部分，其配置为生成振荡频率对应于所述误差信号的内部时钟信号； 分频部分，其配置为通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部分，其配置为基于所述误差信号生成用于控制从所述振荡部分输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部分，其配置为基于所述误差信号生成用于控制所述分频部分的偏置电流的分频控制信号；其中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡部分和所述分频部分基于所述误差信号执行互锁操作。
5.如权利要求1所述的锁相环电路，其中，所述振荡器控制部分和所述分频器控制部分设置相应控制信号之间的关系，以使得所述分频部分的最大工作频率总是高于从所述振荡部分输出的所述内部时钟信号的频率，其中所述最大工作频率既在引入过程中又在锁定时对应于所述误差信号的任意值。
6.如权利要求1所述的锁相环电路，其中，配置所述分频器控制部分，以使得锁定时的所述分频控制信号在所述分频部分中设置这样的偏置电流该偏置电流低于与引入过程中从所述振荡部分输出的所述内部时钟信号的最大频率对应的基于所述误差信号的偏置电流。
7.如权利要求1所述的锁相环电路，其中，所述振荡部分配置为基于在电流模式下的所述振荡控制信号进行工作， 所述分频部分配置为基于在电流模式下的所述分频控制信号进行工作，并且所述振荡器控制部分和所述分频器控制部分配置为基于所述误差信号，通过电流复制操作生成在电流模式下的相应控制信号。
8.如权利要求7所述的锁相环电路，进一步包括电流源部分，其配置为基于所述误差信号，通过源极简并生成电流信号，其中，所述振荡器控制部分和所述分频器控制部分配置为基于所述电流源部分生成的电流信号，通过电流复制操作生成在电流模式下的相应控制信号。
9.如权利要求8所述的锁相环电路，其中，所述电流源部分配置为将所述误差信号与生成的所述电流信号进行比较，并执行反馈操作。
10.如权利要求7所述的锁相环电路，其中，所述振荡器控制部分和所述分频器控制部分具有电流源部分，其配置为基于所述误差信号生成电流，并且所述振荡器控制部分和所述分频器控制部分中的至少一个具有相同配置的多个所述电流源部分，并配置为通过相应电流源部分中生成的电流信号的组合来生成所述控制信号。
11.如权利要求7所述的锁相环电路，其中，所述振荡器控制部分和所述分频器控制部分具有用于基于所述误差信号生成电流的晶体管元件，并且所述振荡器控制部分和所述分频器控制部分中的至少一个包括连接至所述晶体管元件的每个叉指的开关，配置为使得所述开关与所述叉指的相对侧连接至公共连接点，并且该公共连接点一侧的电流设为所述控制信号，并且配置为使得所述控制信号的量值能够通过调节导通的开关的数目而得到调节。
12.如权利要求7所述的锁相环电路，其中，所述振荡器控制部分和所述分频器控制部分具有电流源部分，其配置为基于所述误差信号生成电流，并且所述振荡器控制部分和所述分频器控制部分中的至少一个包括相同配置的多个所述电流源部分， 包括连接至每个电流源部分的输出的开关，配置为使得所述开关与所述电流源部分的相对侧连接至公共连接点，并且该公共连接点一侧的电流设为所述控制信号，并且配置为使得所述控制信号的量值能够通过调节导通的开关的数目而得到调节。
13.一种半导体集成电路，包含相位频率比较部分，其配置为将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部分，其配置为生成振荡频率对应于所述误差信号的内部时钟信号；分频部分，其配置为通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部分，其配置为基于所述误差信号生成用于控制从所述振荡部分输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部分，其配置为基于所述误差信号生成用于控制所述分频部分的偏置电流的分频控制信号； 以及信号处理部分，其配置为基于所述内部时钟信号进行工作，其中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应，或者配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡部分和所述分频部分基于所述误差信号执行互锁操作。
14.一种电子设备，包含相位频率比较部分，其配置为将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部分，其配置为生成振荡频率对应于所述误差信号的内部时钟信号；分频部分，其配置为通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部分，其配置为基于所述误差信号生成用于控制从所述振荡部分输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部分，其配置为基于所述误差信号生成用于控制所述分频部分的偏置电流的分频控制信号； 以及信号处理部分，其配置为基于所述内部时钟信号进行工作，其中，配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应，或者配置所述振荡器控制部分和所述分频器控制部分，以使得既在引入过程中又在锁定时，所述振荡部分和所述分频部分基于所述误差信号执行互锁操作。
15.一种锁相环电路的控制方法，所述控制方法包含以下步骤将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；生成振荡频率对应于所述误差信号的内部时钟信号；通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；基于所述误差信号生成用于控制所述内部时钟信号的频率的振荡控制信号；以及基于所述误差信号生成用于控制执行所述分频的电路的偏置电流的分频控制信号，其中，使得所述振荡控制信号和所述分频控制信号既在引入过程中又在锁定时基于所述误差信号以相互具有预定关系的方式进行响应。
16.一种锁相环电路的控制方法，所述控制方法包含以下步骤将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；生成振荡频率对应于所述误差信号的内部时钟信号； 通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号； 基于所述误差信号生成用于控制所述内部时钟信号的频率的振荡控制信号；以及基于所述误差信号生成用于控制执行所述分频的电路的偏置电流的分频控制信号； 其中，操作生成所述内部时钟信号的步骤和生成所述比较时钟信号的步骤以便既在引入过程中又在锁定时，基于所述误差信号彼此互锁。
17.一种锁相环电路，包含相位频率比较部件，其用于将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部件，其用于生成振荡频率对应于所述误差信号的内部时钟信号； 分频部件，其用于通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部件，其用于基于所述误差信号生成用于控制从所述振荡部件输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部件，其用于基于所述误差信号生成用于控制所述分频部件的偏置电流的分频控制信号，其中，配置所述振荡器控制部件和所述分频器控制部件，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应。
18.一种锁相环电路，包含相位频率比较部件，其用于将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部件，其用于生成振荡频率对应于所述误差信号的内部时钟信号； 分频部件，其用于通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部件，其用于基于所述误差信号生成用于控制从所述振荡部件输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部件，其用于基于所述误差信号生成用于控制所述分频部件的偏置电流的分频控制信号，其中，配置所述振荡器控制部件和所述分频器控制部件，以使得既在引入过程中又在锁定时，所述振荡控制部件和所述分频控制部件基于所述误差信号执行互锁操作。
19.一种半导体集成电路，包含相位频率比较部件，其用于将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部件，其用于生成振荡频率对应于所述误差信号的内部时钟信号；分频部件，其用于通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部件，其用于基于所述误差信号生成用于控制从所述振荡部件输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部件，其用于基于所述误差信号生成用于控制所述分频部件的偏置电流的分频控制信号；以及信号处理部件，其用于基于所述内部时钟信号进行工作，其中，配置所述振荡器控制部件和所述分频器控制部件，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应，或者配置所述振荡器控制部件和所述分频器控制部件，以使得既在引入过程中又在锁定时，所述振荡部件和所述分频部件基于所述误差信号执行互锁操作。
20. 一种电子设备，包含相位频率比较部件，其用于将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部件，其用于生成振荡频率对应于所述误差信号的内部时钟信号；分频部件，其用于通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部件，其用于基于所述误差信号生成用于控制从所述振荡部件输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部件，其用于基于所述误差信号生成用于控制所述分频部件的偏置电流的分频控制信号；以及信号处理部件，其用于基于所述内部时钟信号进行工作，其中，配置所述振荡器控制部件和所述分频器控制部件，以使得既在引入过程中又在锁定时，所述振荡控制信号和所述分频控制信号基于所述误差信号以相互具有预定关系的方式进行响应，或者配置所述振荡器控制部件和所述分频器控制部件，以使得既在引入过程中又在锁定时，所述振荡部件和所述分频部件基于所述误差信号执行互锁操作。
全文摘要
在此公开了锁相环电路、半导体集成电路、电子设备和锁相环电路的控制方法。所述锁相环电路包括相位频率比较部分，其配置为将外部基准时钟信号的相位和比较时钟信号的相位进行比较，并生成对应于比较结果的误差信号；振荡部分，其配置为生成振荡频率对应于所述误差信号的内部时钟信号；分频部分，其配置为通过以预定分频比对所述内部时钟信号进行分频以生成所述比较时钟信号；振荡器控制部分，其配置为基于所述误差信号生成用于控制从所述振荡部分输出的所述内部时钟信号的频率的振荡控制信号；以及分频器控制部分，其配置为基于所述误差信号生成用于控制所述分频部分的偏置电流的分频控制信号。
文档编号H03L7/08GK102195642SQ20111004758
公开日2011年9月21日 申请日期2011年2月28日 优先权日2010年3月8日
发明者佃恭范, 八木下雄贵 申请人:索尼公司