专利名称：一种开关负载谐波抑制混频器的制作方法
技术领域：
本实用新型涉及一种混频器，尤其涉及一种基于矢量乘法实现谐波抑制混频的时域函数的开关负载谐波抑制混频器。
背景技术：
基于线性时变系统原理的吉尔伯特混频器作为目前主流的混频器结构，在射频接收系统中得到了极为广泛的应用。其原理是将输入信号与一个幅度对称的周期性方波相乘。由于该周期性方波函数的傅里叶展开式含有本振频率的三次、五次等奇次谐波分量，所以此种基于吉尔伯特单元的混频器除了将输入信号进行跨度为本振频率的频谱搬移以外， 还会将输入信号进行三倍本振频率和五倍本振频率的频谱搬移。比如输入信号中心频率为 200MHz，本振频率为202MHz，下变频后的信号频率变为2MHz。但是，由于普通吉尔伯特混频器的固有谐波混频特性，位于602MHz和1002MHz处的干扰信号会分别被本振信号的三次、 五次谐波混频至2MHz的输出信号频率处造成混叠。为了避免此现象，通常的做法是在输入端级联带通滤波器，将信道以外的频率信号滤除。但是对于宽带信号如数字电视(170MHz—860MHz)等，往往一个频道的三阶和五阶谐波都处于接收频段内，人们通常采用多个不同频段射频前端电路，配合中心频率可调的带通跟踪滤波器作为解决方案，这种做法虽然可以消除谐波混频的影响但是无疑增加了系统成本。为了达到共用接收频带从而降低成本的目的，需要从根本上消除混频器的谐波混频特性。基于三组混频器的三相谐波抑制混频器便是一种成功的尝试。该混频器采用如下的思路采用三组混频核心电路，由三组不同相位相同频率的本振信号驱动。相位分别为-45度、0度、45度，通过调节三组混频核心电路的跨导，使得三组混频电路的增益分别为 1暴1。从
图1、图2中可以看出，对于本振信号频率，三组混频输出信号叠加的结果与只有一组0度相位的本振信号驱动情况相似，而且增益增加一倍。对于本振的三倍和五倍频率，其叠加效果正好相互抵消，数学推导如下式所示。
权利要求1. 一种开关负载谐波抑制混频器，其特征在于该混频器包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路、和一个时变负载控制时钟产生电路，所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分所述混频核心电路包括第一 NMOS管(Ml)、第二 NMOS管(IC)、第三NMOS管(M!3)、第四 NMOS管(M4)、第五NMOS管(M5)和第六NMOS管(M6)；所述开关负载级包括第一电阻(Rl)、 第二电阻(R2)、第三电阻(R3)、第四电阻(R4)和相对应的负载切换开关第七PMOS管(M7)； 其中，第一电阻(Rl)和第二电阻(R2)的阻值相等，第三电阻(R3)和第四电阻(R4)的阻值相等，且第一电阻(Rl)的阻值是第三电阻(R3)的阻值的V 2倍；所述输出缓冲级包括第八 NMOS 管(M8)、第九 NMOS 管(M9)、第十 NMOS 管(MlO)，第^^一 NMOS 管(Mil)和电容(CO)； 第一 NMOS管(Ml)的栅极接射频输入信号的正极(RF+)，源极接地(GND)，漏极接第三 NMOS管(M3)和第四NMOS管(M4)的源极；第二 NMOS管(M2)的栅极接射频输入信号的负级 (RF-)，源极接地(GND)，漏极接第五NMOS管(M5)和第六NMOS管(M6)的源极；第一负载电阻(Rl) —端接电源(VDD)，另一端接第三电阻(R3)的一端和第七PMOS管(M7)的源极，第三电阻(R3)的另一端接第三NMOS管(M3)的漏极；第二负载电阻(R2) —端接电源(VDD)， 另一端接第四电阻(R4)的一端和第七PMOS管(M7)的漏极，第四电阻(R4)的另一端接第六NMOS管(M6)的漏极；第八NMOS管(M8)的漏极接电源(VDD)，栅极接第四NMOS管(M4) 的漏极，源极接第十NMOS管(MlO)的漏极；第九NMOS管(M9)的漏极接电源(VDD)，栅极接第五NMOS管(IK)的漏极，源极接第十一 NMOS管(Mil)的漏极；第十NMOS管(MlO)的栅极接偏置电压，源极接地(GND)；第十一NMOS管(Mil)的栅极接偏置电压，源极接地(GND)；电容(CO)的两端分别连接第十NMOS管(MlO)的漏极和第十一 NMOS管(Mil)的漏极；所述两个谐波抑制混频器主体电路分别记为I路谐波抑制混频器主体电路和Q路谐波抑制混频器主体电路；所述时变负载控制时钟产生电路包括两个D触发器级联，其中一个D触发器级联包括第一 D触发器(II)、第二 D触发器(12)和第一缓冲器(Buffl)，构成产生开关负载控制信号的第一二分频电路，另一个D触发器级联包括第三D触发器(13)、第四D触发器(14)和第二缓冲器(Buff2)、第三缓冲器(Buff3)，构成产生本振信号的第二二分频电路；第一 D触发器(Il)的时钟信号端CLK接频率综合器输出信号正极(VC0+)，第二 D触发器(12)的时钟信号端CLK接频率综合器输出信号负极(VC0-)；第一 D触发器(Il)的输出端Q接第二 D触发器(1 的输入端D，第一 D触发器(Il)的输出端。接第二 D触发器(12) 的输入端万；第二 D触发器(1 的输出端Q接第一 D触发器(Il)的输入端万，第二 D触发器(1 的输出端。接第一 D触发器(Il)的输入端D ；第二 D触发器(1 的差分输出端接第一缓冲器(Buffl)的输入端，第一缓冲器(Buffl)的输出端为两路开关负载控制信号，分别记为对应I路谐波抑制混频器主体电路的时变负载控制信号T1I、和对应Q路谐波抑制混频器主体电路的时变负载控制信号TlQ ；第三D触发器(13)的时钟信号端CLK接第一 D触发器(Il)的输出端。，第四D触发器(14)的时钟信号端CLK接第一 D触发器(Il)的输出端Q;第三D触发器(13)的输出端Q接第四D触发器(14)的输入端D，第三D触发器(13) 的输出端。接第四D触发器(14)的输入端万;第四D触发器(14)的输出端Q接第三D触发器(13)的输入端万，第四D触发器(14)的输出端。接第三D触发器(13)的输入端D ；第三D触发器(1 的差分输出端接第二缓冲器(Buff2)的输入端，第二缓冲器(Buff2)的输出端为对应Q路谐波抑制混频器主体电路的本振信号正极L0Q+、和本振信号负极LOQ-；第四 D触发器(14)的差分输出端接第三缓冲器(Buff3)的输入端，第三缓冲器(Buff3)的输出端为对应I路谐波抑制混频器主体电路的本振信号正极L0I+、和本振信号负极LOI-；在I路谐波抑制混频器主体电路中，第七PMOS管(M7)的栅极接开关负载控制信号 TlI，第三NMOS管(M3)和第六NMOS管(M6)的栅极接本振信号正极L0I+，第四NMOS管(M4) 和第五NMOS管(IK)的栅极接本振信号负极L0I-;在Q路谐波抑制混频器主体电路中，第七PMOS管(M7)的栅极接开关负载控制信号T1Q，第三NMOS管(M3)和第六NMOS管(M6)的栅极接本振信号正极L0Q+，第四NMOS管(M4)和第五NMOS管(IK)的栅极接本振信号负极 LOQ-。
专利摘要本实用新型公开了一种开关负载谐波抑制混频器，包括两个由跨导管与双平衡混频开关构成的谐波抑制混频器主体电路构成IQ路混频器、和一个用以产生开关负载控制信号和本振信号的时钟产生电路，所述谐波抑制混频器主体电路包括混频核心电路、开关负载级、输出缓冲级三部分。本实用新型提供的开关负载谐波抑制混频器，通过矢量相乘法而不是传统三相谐波抑制混频器的矢量相加法来实现谐波抑制混频功能，整个电路中只有一组混频核心电路，相对于传统的三相谐波抑制混频器的三组混频核心电路结构，具有功耗低、思路新颖、电路结构简单等特点。
文档编号H03D7/12GK202276318SQ20112038567
公开日2012年6月13日 申请日期2011年10月11日 优先权日2011年10月11日
发明者吴建辉, 张理振, 温俊峰, 王旭东, 白春风, 赵强, 陈超, 黄成 申请人:东南大学