专利名称：一种多通道多相滤波器中的缓存处理装置的制作方法
技术领域：
本发明涉及滤波器领域，特别是一种多通道多相滤波器中的缓存处理装置。
背景技术：
在时分同步码分多址接入(Time Division-Synchronous Code Division Multiple Access, TD-SCDMA)系统中，基带速率为1. ^M，通道较多。例如，2天线F频段12 载波，总共有2*12拉=48个通道；8天线A频段9载波，总共有8*9*2 = 144个通道，一般通道的个数都是M或48的整数倍。现场可编程门阵列(Field-Programmable Gate Array, FPGA)在选用中高端平台时，将工作频率设置为M5. 76M，以48通道为基本单元；在选用低端平台时，将工作频率设置为122.88M，WM通道为基本单元。上述两种情况，架构相同，只是通道个数不同。下面以第一种情况为例进行详细说明。由于信号基带速率较低，需要内插到61. 44M，再进行多载波合并。因此，信号需要内插61. 44M/1. ^M = 48倍，采用脉动滤波器G倍内插)+梳妆滤波器(12倍内插)的结构，其中，脉动滤波器选用1 阶，内插4倍，故有4相，4相分时处理，因此，每相包括1观/4 =32阶，32阶串联，每阶包括一个块随机存取存储器(Block Random Access Memory, BRAM) 和一个数字信号处理(Digital Signal Processing, DSP)模块，则一个BRAM对应一个DSP 模块，32阶总共需要32个BRAM。基带速率为1J8M，48个通道，内插4倍，要求DSP模块的处理能力为1.28*48*4 =245. 76M，将工作频率设置为M5. 76M，则DSP模块的处理能力得到完全利用。BRAM的输出端口包括第一端口和第二端口，其中，第一端口用于向连接的DSP模块输出数据，第二端口用于产生控制逻辑及系数。在对BRAM的利用上存在如下缺点(1)为了与4相不同的系数相乘，第一端口向DSP模块输出的数据每隔4个时钟周期才变化一次，存在时间冗余；(2) 第二端口用于产生的控制逻辑只是些地址信息，并不复杂，同时产生的系数也是固定不变的。因此，采用一个BRAM对应一个DSP，将利用较多的BRAM，但并未充分利用每一个BRAM， 造成BRAM资源的浪费。
发明内容
本发明实施例提供一种多通道多相滤波器中的缓存处理装置，用以充分利用每一个BRAM，从而减少BRAM的使用数量，节省BRAM资源。本发明实施例提供的一种多通道多相滤波器中的缓存处理装置包括一个控制模块、一个BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器，其中，所述控制模块，用于控制所述BRAM的两个输出端口顺序输出数据；所述BRAM，用于在所述控制模块的控制下，通过两个输出端口顺序向所有寄存器输出数据；所述触发模块，用于触发每个寄存器以及第一级DSP模块工作；每个寄存器，用于在被所述触发模块触发时存储所述BRAM输出的数据；每个系数存储器，用于存储设定系数；每级DSP模块，用于在被触发时，将从自身对应的寄存器获取的数据与从自身对应的系数存储器获取的设定系数相乘，然后进行数字化处理，且在自身不是最后一级DSP 模块时，触发下一级DSP模块工作。本发明实施例提供的一种多通道多相滤波器包括上述实施例中的装置。通过以上技术方案可知，本发明实施例中的多通道多相滤波器中的缓存处理装置包括一个控制模块、一个BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器。在本发明实施例中，BRAM的两个输出端口都用于向DSP模块输出数据，将系数存储于独立的系数存储器中，实现时只消耗逻辑资源；利用外加的若干个寄存器存储BRAM输出端口输出的数据，以供多相处理，此时，BRAM的每个输出端口可以为多个DSP模块提供缓存服务。因此，本发明实施例中，一个BRAM对应若干个DSP模块，使得 BRAM得到充分利用，从而减少BRAM的使用数量，节省BRAM资源。
图1为本发明装置实施例的结构示意图；图2为图1中控制模块和BRAM的局部示意图；图3为图1中触发模块、寄存器、系数存储器及DSP模块的局部示意图。
具体实施例方式本发明实施例中的多通道多相滤波器中的缓存处理装置包括一个控制模块、一个 BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器。优选地，DSP模块的个数为6个或者8个。下面以DSP模块的个数为8个为例，结合附图对本发明中的多通道多相滤波器中的缓存处理装置进行详细描述。图1为本发明装置实施例的结构示意图。参见图1所示，本发明实施例中的多通道多相滤波器中的缓存处理装置包括一个控制模块11、一个BRAM 12、一个触发模块13、8个寄存器14、8个系数存储器15以及8个级联的DSP模块16，且每级DSP模块对应不同的寄存器和系数存储器，其中，所述控制模块11，用于控制所述BRAM 12的两个输出端口顺序输出数据；所述BRAM 12，用于在所述控制模块11的控制下，通过两个输出端口顺序向8个寄存器14输出数据；所述触发模块13，用于触发每个寄存器14以及第一级DSP模块16工作；每个寄存器14，用于在被所述触发模块13触发时存储所述BRAM 12输出的数据；每个系数存储器15，用于存储设定系数；每级DSP模块16，用于在被触发时，将从自身对应的寄存器14获取的数据与从自身对应的系数存储器15获取的设定系数相乘，然后进行数字化处理，且在自身不是最后一级DSP模块时，触发下一级DSP模块工作。这里，所述BRAM 12的两个输出端口包括第一端口和第二端口，则所述控制模块 11，用于控制所述第一端口和所述第二端口各自开始输出数据的时间间隔为设定数目个时钟周期，其中，所述设定数目为DSP模块个数的一半，则此时设定数目为4。优选地，所述系数存储器包括只读存储器(Read-Only Memory, ROM)。图2为图1中控制模块和BRAM的局部示意图，参见图2所示，控制模块11输出给 BRAM 12的A地址输入端(addra)和B地址输入端(addrb)的信号的高位地址分别为0和 1，低位地址的时间间隔为4个时钟周期；控制模块11分别输出数据信号给BRAM 12的A数据输入端(dina)和B数据输入端(dinb)；控制模块11输出使能信号给BRAM 12的两个使能输入端(ena和enb)；控制模块11输出写信号给BRAM 12的两个写端口(wea和web)。 此时，BRAM 12的两个输出端口(端口 A和端口 B)作用相同，都用于缓存数据，只是开始输出数据的时间间隔为4个时钟周期。图3为图1中触发模块、寄存器、系数存储器及DSP模块的局部示意图，图3所示的局部示意图为BRAM 12的一个输出端口的连接部分。由于系数是固定不变的，所以使用 ROM作为系数存储器15来存储系数，实现时只消耗逻辑资源，而不消耗BRAM 12的资源。利用先进先出机制，把连续4阶的数据缓存到BRAM 12的一个输出端口上，每阶数据仅维持1 个时钟周期，通过外加的寄存器14将数据锁存下来，维持4个时钟周期，供4相处理，此时， BRAM12的一个输出端口可以为4个DSP模块16提供缓存服务，则BRAM 12总共可以为8个 DSP模块16提供缓存服务，使得BRAM 12得到充分利用，从而减少系统中BRAM的使用数量， 节省BRAM资源。本发明实施例提供一种多通道多相滤波器，包括图1所示的装置。以脉动滤波器为例进行说明，脉动滤波器选用1 阶，内插4倍，故有4相，4相分时处理，每相包括32阶， 则可由4个图1所示的处理装置串联实现，则该脉动滤波器仅需消耗4个BRAM，相对于现有技术，大大减少了 BRAM的使用数量，节省了 BRAM资源。通过以上技术方案可知，本发明实施例中的多通道多相滤波器中的缓存处理装置包括一个控制模块、一个BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器。在本发明实施例中，BRAM的两个输出端口都用于向DSP模块输出数据，将系数存储于独立的系数存储器中，实现时只消耗逻辑资源；利用外加的若干个寄存器存储BRAM输出端口输出的数据，以供多相处理，此时，BRAM的每个输出端口可以为多个DSP模块提供缓存服务。因此，本发明实施例中，一个BRAM对应若干个DSP模块，使得 BRAM得到充分利用，从而减少BRAM的使用数量，节省BRAM资源。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若对本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种多通道多相滤波器中的缓存处理装置，其特征在于，该装置包括一个控制模块、 一个块随机存取存储器BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的数字信号处理DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP 模块对应不同的寄存器和系数存储器，其中，所述控制模块，用于控制所述BRAM的两个输出端口顺序输出数据； 所述BRAM，用于在所述控制模块的控制下，通过两个输出端口顺序向所有寄存器输出数据；所述触发模块，用于触发每个寄存器以及第一级DSP模块工作； 每个寄存器，用于在被所述触发模块触发时存储所述BRAM输出的数据； 每个系数存储器，用于存储设定系数；每级DSP模块，用于在被触发时，将从自身对应的寄存器获取的数据与从自身对应的系数存储器获取的设定系数相乘，然后进行数字化处理，且在自身不是最后一级DSP模块时，触发下一级DSP模块工作。
2.如权利要求1所述的装置，其特征在于，所述BRAM的两个输出端口包括第一端口和第二端口，则所述控制模块，用于控制所述第一端口和所述第二端口各自开始输出数据的时间间隔为设定数目个时钟周期，其中，所述设定数目为DSP模块个数的一半。
3.如权利要求1所述的装置，其特征在于，所述系数存储器包括只读存储器ROM。
4.如权利要求2所述的装置，其特征在于，所述设定数目包括3或4。
5.一种多通道多相滤波器，其特征在于，包括权利要求1 4中任意一项所述的装置。
全文摘要
本发明公开了一种多通道多相滤波器中的缓存处理装置，该装置包括一个控制模块、一个BRAM、一个触发模块、若干个寄存器、若干个系数存储器以及若干个级联的DSP模块，且寄存器、系数存储器及DSP模块的个数相同，且每级DSP模块对应不同的寄存器和系数存储器。在本发明中，BRAM的两个输出端口都用于向DSP模块输出数据，将系数存储于独立的系数存储器中，实现时只消耗逻辑资源；利用外加的若干个寄存器存储BRAM输出端口输出的数据，以供多相处理，此时，BRAM的每个输出端口可以为多个DSP模块提供缓存服务。因此，应用本发明，可以使得BRAM得到充分利用，从而减少BRAM的使用数量，节省BRAM资源。
文档编号H03H17/00GK102545831SQ20121001668
公开日2012年7月4日 申请日期2012年1月18日 优先权日2012年1月18日
发明者杨明, 王新生, 高桂香 申请人:大唐移动通信设备有限公司