相位偏移抵消电路及相关的时钟产生器的制造方法
【专利摘要】一种相位偏移抵消电路及相关的时钟产生器，包括一第一修正用相位内插器与一第二修正用相位内插器，依据第一至第四输入时钟提供一第一修正时钟与第二修正时钟；其中，第一与第三输入时钟是互为反相。第一修正用相位内插器于第一与第二输入时钟间进行均等的相位内插以产生第一修正时钟，第二修正用相位内插器则于第二与第三输入时钟间进行均等的相位内插以产生第二修正时钟，使第一修正时钟与第二修正时钟间的相位差实质等于90度，不受第一至第四输入时钟间的相位偏移影响。
【专利说明】相位偏移抵消电路及相关的时钟产生器
【技术领域】
[0001]本发明是有关于一种相位偏移抵消电路与相关的时钟产生器，且特别是关于一种可依据相位偏移的输入时钟提供准确正交时钟的相位偏移抵消电路与相关的时钟产生器。
【背景技术】
[0002]提供正确、具有良好相位关系的时钟，是使各种时序电路正确运作的必备条件之一。举例而言，用以处理信号输入输出的接口电路，便是现代集成电路中最重要的时序电路之一。举例而言，若一芯片欲接收外界的串行信号，该芯片的接口电路中便会设有时钟/数据回复(⑶R，Clock Data Recovery)电路，用以从串行信号中取还内嵌的时钟，并正确地取样得知串行信号中串接的各笔位数据。请参考图1，其所绘示的即是以一种半速取样(half-ratesampling)技术进行时钟/数据回复的示意图。
[0003]如图1所示，半速取样技术使用四个频率(周期)相同、相位正交(相差90度)的时钟CKO、CK90、CK180与CK270来锁定一串行信号Din。串行信号Din中有多笔串接的数据，如数据Dl与D2等，各笔数据延续的时间长度为UI。四时钟CKO至CK270的周期T则为长度UI的两倍，即T = 2*Π。因此，若时钟CK90与CK270的边缘(如升缘)能被调整至各笔数据衔接之处，则时钟CKO与CK180的边缘(如升缘)便会位于各笔数据的中间，能用以对各笔数据进行较佳的取样，以便得知各笔数据的数字内容。
[0004]由图1可知，提供高质量、相位精确的相位正交时钟是半速取样技术的重要关键之一；时钟CKO、CK90、CK180与CK270间的相位差应该趋近或等于90度，才能成功地进行时钟/数据回复。若时钟CKO、CK90、CK180与CK270彼此间的相位差偏离理想的90度，便会影响时钟/数据回复的正确性。
[0005]请参考图2，其所示意的是一已知的时钟产生技术，用以提供时钟P10、PQ0、PI180与PQ180，以分别作为图1中的时钟CK0、CK90、CK180与CK270。图2已知技术使用两个相位内插器IOa与10b，各相位内插器具有四个时钟输入端in0、in90、inl80与in270，并有一权重输入端code in ;相位内插器由权重输入端code in接收一可变的权重a0,并依据权重a0而在各时钟输入端inO至in270所接收的诸时钟之间进行相位内插，以产生两互为反相的输出时钟。相位内插器IOa的输入端inO、in90、inl80与in270分别耦接四个输入时钟S0、S90、S180与S270，以产生互为反相(相位差180度)的两输出时钟PIO与PI180，使时钟PIO的相位可表示为(a0*PH0+(l-a0)*PH90);其中，相位PHO与PH90为时钟SO与S90的相位，权重a0则在O与I之间。另一方面，相位内插器IOb的输入端in0、in90、inl80与in270分别耦接输入时钟S270、S0、S90与S180，以产生互为反相的两输出时钟PQO与PQ180，使时钟PQO的相位可表示为(a0*PH90+(l-a0)*PH180);其中，相位PH180为时钟S180的相位。
[0006]在图2已知技术中，时钟SO与S90间的理想相位差(PH90-PH0)为90度，时钟S90与S180的理想相位差(PH180-PH90)亦为90度；在此理想情形下，时钟PIO与PQO间的相位差可计算为:{a0*PH90+(l-a0)*PH180}-{a0*PH0+(l-a0)*PH90} = a0* (PH90-PH0) + (l_a0)*(PH180-PH90) = 90。亦即，若输入的时钟S0、S90与S180间的相位差为90度，时钟PIO与PQO间的相位差也会是90度；调整权重a0的值使时钟PIO与PQO锁定串行信号中各笔数据的衔接处，便能以时钟PIO、PQO、PI180与PQ180达成时钟/数据回复的目的。
[0007]不过，由于时钟SO至S270是由时钟树(clock tree)传输至相位内插器，有许多非理想因素(如噪声，时钟传输路径与相关元件的不匹配等等)会影响时钟SO至S270间的相位差；虽然时钟SO与S180之间可运用交互稱合对(cross-couple pair)的技术使两者维持180度的反相，但时钟SO与S90间的相位差(PH90-PH0)会偏离理想的90度，可表示为:(PH90-PH0) = (90+PHoff);其中，PHoff 即代表相位偏移(phase offset)。连带地，时钟S90与S180间的相位差则为:(PH180-PH90) = (90-PHoff)。经由相位内插后，时钟PIO与PQO间的相位差也会偏离90度，其偏离的程度会与相位偏移PHoff呈正比。因为时钟PIO与PQO间的相位差偏离正交的90度，已知技术也就无法正确地进行时钟/数据回复。
【发明内容】
[0008]为克服已知技术的缺点，提供相位差精准的时钟，本发明的实施例之一是提供一种相位偏移抵消电路，以依据一第一输入时钟、一第二输入时钟、一第三输入时钟与一第四输入时钟而提供一第一修正时钟、一第二修正时钟、一第三修正时钟与一第四修正时钟。一实施例中，第一输入时钟与第三输入时钟互为反相，第二输入时钟的相位介于第一输入信号的相位与第三输入信号的相位之间。第三修正时钟反相于第一修正时钟，第四修正时钟则与第二修正时钟互为反相。
[0009]本发明相位偏移抵消电路中包括有一第一修正用相位内插器与一第二修正用相位内插器。第一修正用相位内插器耦接第一输入时钟与第二输入时钟，于第一输入时钟与第二输入时钟间进行均等的相位内插以产生第一修正时钟与第三修正时钟；第二修正用相位内插器耦接第二输入时钟与第三输入时钟，于第二输入时钟与第三输入时钟间进行均等的相位内插以产生第二修正时钟与第四修正时钟。
[0010]举例而言，若第一输入时钟与第二输入时钟间的相位差(PH90-PH0)偏离90度而可表示为(PH90-PH0) = (90+PHoff)，则第二输入时钟与第三输入时钟间的相位差(PH180-PH90)亦偏离90度而可表示为(PH180-PH90) = (90-PHoff);因为均等的相位内插，第一修正时钟的相位可计算为(90-PHoff)/2 = (45+PHoff/2)，类似地，因为均等的相位内插，第二修正时钟的相位可计算为(180+(90+PHoff))/2= (135+PHoff/2)。如此，第一修正时钟与第二修正时钟间的相位差就会趋近90度，因为第一修正时钟与第二修正时钟间的相位差可计算为:((135+PHoff/2)-(45+PHoff/2)) =90。换言之，虽然第一输入时钟与第二输入时钟间的相位差偏离理想的90度，但本发明相位偏移抵消电路仍可产生正交的第一修正时钟与第二修正时钟。
[0011]本发明的实施例之一是提供一种时钟产生器，依据第一输入时钟、第二输入时钟、第三输入时钟、第四输入时钟与一可变权重以提供第一输出时钟、第二输出时钟、第三输出时钟与第四输出时钟。此时钟产生器包括一第一修正用相位内插器、一第二修正用相位内插器、一第一可调相位内插器与一第二可调相位内插器。第一修正用相位内插器I禹接第一输入时钟与第二输入时钟，依据一预设权重而于第一输入时钟与第二输入时钟间进行相位内插(例如均等的相位内插)，以产生第一修正时钟与反相的第三修正时钟。第二修正用相位内插器稱接第二输入时钟与第三输入时钟，依据预设权重而于第二输入时钟与第三输入时钟间进行相位内插(例如均等的相位内插)，以产生第二修正时钟与反相的第四修正时钟。
[0012]第一可调相位内插器耦接第一修正时钟与第二修正时钟，依据可变权重而于第一修正时钟与第二修正时钟间进行相位内插，以产生第一输出时钟与反相的第三输出时钟。第二可调相位内插器耦接第二修正时钟与第三修正时钟，依据可变权重而于第二修正时钟与第三修正时钟间进行相位内插，以产生第二输出时钟与反相的第四输出时钟。由于第一至第四修正时钟可以抵消第一至第四输入时钟中偏离正交的相位偏移，第一至第四输出时钟也就会是高精确度的正交时钟，可应用于高正确性的时钟/数据回复及/或其它种类需要精确相位时钟的应用。
[0013]为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。
【专利附图】
【附图说明】
[0014]图1示意的是时钟/数据回复技术的一实施例。
[0015]图2示意的是已知的正交时钟技术。
[0016]图3不意的是依据本发明一实施例的时钟产生器与相位偏移抵消电路。
[0017]图4示意的是图3中相关时钟的相位。
[0018]图5示意的是图3中相关时钟的波形时序。
[0019][主要元件标号说明]
[0020]10a-10b、12a-12b、14a_14b:相位内插器
[0021]16:相位偏移修正电路20:时钟产生器
[0022]in0_in270、p0_p270、code_in、w_in:输入端
[0023]Din:串行信号D1-D2:数据
[0024]CK0-CK270、S0-S270、P10-PI180、PQ0-PQ180、M10-MI180、MQO-MQ180, 10-1180、Q0-Q180:时钟U1:长度
[0025]T:周期a0、w0、al:权重
[0026]PHoff:相位偏移A1-A2、B1_B2:相位差
【具体实施方式】
[0027]请参考图3，其所示意的是依据本发明一实施例的时钟产生器20，其可依据四个同频时钟(亦即输入时钟)S0、S90、S180、S270与一可调权重al而提供四个同频输时钟10、Q0、I180与Q180作为输出时钟，使各输出时钟10、Q0、I180、Q180与各输入时钟SO至S270间的相位差受控于权重al，而时钟10、Q0、1180与Q180间彼此之间则维持固定的相位差。
[0028]时钟产生器20设有四个相位内插器12a、12b、14a与14d。相位内插器12a与12b为修正用相位内插器，形成一相位偏移抵消电路16 ;相位内插器12a与12b两者的架构可以是相同的，均设有时钟输入端PO、p90、pl80与p270，亦可设有一权重输入端《」11，接收一权重w0。相位内插器12a的输入端p0、p90、pl80与p270分别耦接时钟SO、S90、S180与S270，相位内插器12b的输入端p0、p90、pl80与p270则分别耦接时钟S270、S0、S90与S180。相位内插器12a依据权重wO而在时钟SO至S270间进行相位内插，以产生两时钟MIO与时钟MI180作为两修正时钟。一实施例中，相位内插器12a是在时钟SO与S90间进行均等的相位内插，并据以产生时钟MIO ;亦即，权重w0可以是一数值固定为1/2的预设权重，使时钟MIO的相位可以是时钟SO与S90两者的相位的平均。时钟MI180则可以是时钟MIO的反相时钟。
[0029]相位内插器12b亦依据权重w0而在时钟SO至S270间进行相位内插，以产生两时钟MQO与时钟MQ180作为两修正时钟。一实施例中，相位内插器12b是在时钟S90与S180间进行均等的相位内插，并据以产生时钟MQO ;亦即，时钟MQO的相位可以是时钟S90与S180两者的相位的平均。时钟MQ180则可以是时钟MQO的反相。
[0030]相位内插器14a与14b为可调相位内插器，两者的架构可以是相同的，均设有时钟输入端in0、in90、inl80与in270,亦设有一权重输入端code_in,接收权重al。相位内插器14a的输入端in0、in90、inl80与in270分别耦接时钟M10、MQ0、MI180与MQ180，相位内插器12b的输入端inO、in90、inl80与in270则分别耦接时钟MQ180、MIO、MQO与MI180。相位内插器14a依据权重al而在时钟M10、MQ0、MI180与MQ180间进行相位内插，以产生时钟IO与时钟1180。举例而言，时钟IO的相位可以介于时钟MIO与MQO之间，并受控于可调权重al ;当权重al接近O时，时钟IO的相位接近时钟MIO的相位，当权重al接近I时，时钟IO的相位则接近时钟MQO的相位。时钟1180可以是时钟IO的反相时钟。
[0031]一实施例中，权重al可以被编码为一 6位数；当其值为二进制的000000时，时钟IO的相位与时钟MIO的相位相同。随着权重al增加，时钟IO的相位也会朝向时钟MQO的相位趋近。当权重al为二进制的001000时，相位内插器14a在时钟IO与QO间进行均等的相位内插，而时钟IO的相位便会是时钟MIO与MQO两者的相位的平均。当权重al为二进制的010000时，时钟IO的相位则与时钟MQO的相位相同。
[0032]类似于相位内插器14a，相位内插器14b依据权重al而在时钟M10、MQ0、MI180与MQ180间进行相位内插，以产生时钟QO与时钟Q180 ;时钟Q180可以是时钟QO的反相时钟。举例而言，时钟IO的相位可以介于时钟MQO与MI180之间，并受控于可调权重al ;当权重al接近O时，时钟IO的相位接近时钟MQO的相位，当权重al接近I时，时钟IO的相位则接近时钟MI180的相位。时钟1180可以是时钟IO的反相时钟。
[0033]时钟产生器20的目的之一是在时钟10、Q0、1180与Q180彼此间维持精确的相位正交，以运用于需要精确正交时钟的应用，例如图1中基于半速取样的时钟/数据回复。然而，若时钟SO至S270并非理想的正交时钟而有相位偏移，就无法直接于非正交时钟SO至S270之间内插出正交的时钟10、Q0、I180与Q180。
[0034]在图3中，相位偏移抵消电路16的两相位内插器12a与12b即可用以抵消时钟SO至S270间的相位偏移，使时钟[0、1?0、10180与1?180可以成为高精确度的正交时钟，也就是使时钟MQO与MIO间的相位差等于或非常趋近于90度。如此，相位内插器14a与14b于时钟MIO、MQO、MI180与MQ180间进行内插所得的时钟10、Q0、1180与Q180也就会是高精确的正交时钟。请参考图4 与图5 ;图4与图5分别以相关时钟的相位与时序说明本发明进行相位偏移抵消的运作原理。
[0035]如图4与图5所示，时钟S90与SO之间偏离理想的90度正交相位而有一额外的相位偏移PHoff，时钟S180与SO间则维持180度的反相。由于相位内插器12a是在时钟SO与S90间进行均等相位内插而产生时钟ΜΙ0，故时钟MIO与时钟SO间的相位差Al会等于时钟S90与MIO间的相位差A2。亦即，时钟MIO的相位就像是时钟SO与S90间的角平分线，如图4所示。同理，因为相位内插器12b会在时钟S90与S 180间进行均等相位内插而产生时钟MQ0，故时钟MQO与时钟S90间的相位差BI会等于时钟S180与时钟MQO间的相位差B2 ;亦即，时钟MQO的相位就像是时钟S90与S180间的角平分线。由于时钟SO与S180可维持180度相位差，故时钟MIO与MQO间会维持90度相位差(等效于图4中的90度夹角)，不受相位偏移PHoff的影响。亦即，因为相位差(A1+A2+B1+B2) = 180且Al = A2、B1=B2，故(A2+B1) = 90，也就是在时钟MIO与MQO间维持90度的正交相位，不论相位偏移PHoff的数值为何。
[0036]简言之，本发明是先以相位内插器12a与12b于非正交时钟SO至S270间进行均等相位内插而产生出正交时钟MIO、MQO、MI180与MQ180，然后便可利用相位内插器14a与14b在时钟MIO、MQO、MI180与MQ180间进行可变权重的相位内插，以产生相位可调整的正交时钟10、Q0、1180与Q180。时钟10、Q0、1180与Q180可运用于需要可调正交时钟的应用，例如说是在图1的时钟/数据回复技术中作为时钟CK0、CK90、CK180与CK270。
[0037]由于相位内插器12a与12b仅需固定进行均等权重的相位内插,故相位内插器12a与12b的结构可以进一步精简。举例而言，完整可调的相位内插器，像是相位内插器14a或14b，会需要一解码器来解码二进制的可变权重al。相较之下，相位内插器12a与12b中便不需解码器，因其权重w0已是预设的固定值(等效于1/2)。权重《O也可以内建于相位内插器12a与12b中，故相位内插器12a与12b也可以不设置输入端w_in。
[0038]再者，因为相位内插器12a与12b是进行均等权重的相位内插，故相位内插器12a与12b可减抑相位内插非线性的影响。相位内插的非线性是指:在不同权重下，相同权重变化所引起的相位改变会有所出入。亦即，当权重为w时，假设权重变化dw会使内插所得的相位有dPH的相位改变，则非线性会使dPH/dw的值随权重w的改变而改变。当权重w接近O或接近I时，非线性的影响较为严重；当权重w为均等(1/2)时，非线性的影响就会变得微小。由于相位内插器12a与12b进行的是均等权重的相位内插，也就不会受到非线性的影响。另外，为克服非线性的影响，完整可调的相位内插器中需设置某些补偿修正电路；相较之下，相位内插器12a与12b便不需相关的机制来修正非线性，使相位内插器12a与12b的架构亦可因此而简化。
[0039]总结来说，相较于已知技术，本发明提供了一强健(robust)的正交时钟解决方案，能藉由非正交(有相位偏移)的输入时钟产生精确正交的修正时钟与输出时钟。由于本发明是基于相位内插，故可广泛运用于各种频率的应用；举例而言，在高速的时钟/数据回复应用中原本就会搭配高速的可调相位内插器以调整正交时钟的相位，因此，设置高速的修正用相位内插器也是简易可行的。输入时钟的相位偏移会受信号传输距离、制程、供应电压与温度等非理想因素影响；相反地，经由本发明产生出的正交时钟就不会敏感于这些非理想因素。
[0040]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属【技术领域】中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求范围所界定者为准。
【权利要求】
1.一种相位偏移抵消电路,依据一第一输入时钟、一第二输入时钟与一第三输入时钟而提供一第一修正时钟与一第二修正时钟；该相位偏移抵消电路包含: 一第一修正用相位内插器，耦接该第一输入时钟与该第二输入时钟，于该第一输入时钟与该第二输入时钟间进行均等的相位内插以产生该第一修正时钟；以及 一第二修正用相位内插器，稱接该第二输入时钟与该第三输入时钟，于该第二输入时钟与该第三输入时钟间进行均等的相位内插以产生该第二修正时钟； 其中，该第一输入时钟与该第三输入时钟是互为反相。
2.根据权利要求1所述的相位偏移抵消电路，其中，该第二输入时钟的相位是介于与该第一输入时钟的相位与该第三输入时钟的相位之间。
3.根据权利要求1所述的相位偏移抵消电路，其中，该第一修正用相位内插器还产生一第三修正时钟，反相于该第一修正时钟；该第二修正用相位内插器还产生一第四修正时钟，反相于该第二修正时钟。
4.一种时钟产生器,依据一第一输入时钟、一第二输入时钟、一第三输入时钟与一可变权重以提供一第一输出时钟；该时钟产生器包含: 一第一修正用相位内插器，耦接该第一输入时钟与该第二输入时钟，依据一预设权重而于该第一输入时钟与该第二输入时钟间进行相位内插，以产生一第一修正时钟； 一第二修正用相位内插器，耦接该第二输入时钟与该第三输入时钟，依据该预设权重而于该第二输入时钟与该第三输入时钟间进行相位内插，以产生一第二修正时钟；以及 一第一可调相位内插器，耦接该第一修正时钟与该第二修正时钟，依据该可变权重而于该第一修正时钟与该第二修正时钟间进行相位内插，以产生该第一输出时钟。
5.根据权利要求4所述的时钟产生器,其中该第一输入时钟与该第三输入时钟是互为反相。
6.根据权利要求4所述的时钟产生器，其中该预设权重是使该第一修正用相位内插器于该第一输入时钟与该第二输入时钟间进行均等的相位内插以产生该第一修正时钟，且该预设权重是使该第二修正用相位内插器于该第二输入时钟与该第三输入时钟间进行均等的相位内插以产生该第二修正时钟。
7.根据权利要求4所述的时钟产生器,其中，该第一修正用相位内插器还产生一第三修正时钟，反相于该第一修正时钟；该第二修正用相位内插器还产生一第四修正时钟，反相于该第二修正时钟。
8.根据权利要求7所述的时钟产生器,还依据该第一输入时钟、该第二输入时钟、该第三输入时钟与该可变权重以提供一第二输出时钟，而该时钟产生器还包含: 一第二可调相位内插器，耦接该第二修正时钟与该第三修正时钟，依据该可变权重而于该第二修正时钟与该第三修正时钟间进行相位内插，以产生该第二输出时钟。
9.根据权利要求8所述的时钟产生器,还依据该第一输入时钟、该第二输入时钟、该第三输入时钟与该可变权重以提供一第三输出时钟与一第四输出时钟；其中，该第一可调相位内插器还产生该第三输出时钟，反相于该第一输出时钟；该第二可调相位内插器还产生该第四输出时钟，反相于该第二输出时钟。
【文档编号】H03L7/08GK103856212SQ201210581805
【公开日】2014年6月11日 申请日期:2012年12月27日 优先权日:2012年11月30日
【发明者】潘辰阳 申请人:创意电子股份有限公司, 台湾积体电路制造股份有限公司