用于低功率应用的MCML保留触发器/锁存器的制造方法与工艺

本发明总的来说涉及半导体领域，更具体地，涉及用于低功率应用的MCML保留触发器/锁存器。

背景技术：
在集成电路(IC)内利用逻辑应用的金属氧化物(MOS)电流模逻辑(MCML)部件提供了高性能、低功耗以及高频来替代互补金属氧化物(CMOS)部件。相对于现有半导体制造节点状态内的MCML逻辑电路，CMOS逻辑电路的电流消耗在CMOS逻辑器件的兆赫兹(GHz)范围内表现出更高的电流消耗，因此使MCML逻辑器件成为GHz范围内的IC应用的更优选择。

技术实现要素：
根据本发明的一个方面，提供了一种保留触发器，包括：主锁存器，被配置为接收所述保留触发器的输入数据；从锁存器，被配置为接收主锁存器的中间输出数据；以及电源开关，分别连接至主锁存器或从锁存器，并且被配置为在保留触发器的断电模式期间响应断电信号禁止电流从恒流源流出，从而使主锁存器或从锁存器不产生功耗；其中，主锁存器和从锁存器分别被配置为根据输入至保留触发器的时钟信号的边沿接收或传输数据。优选地，保留触发器进一步包括分别连接至从锁存器或主锁存器并且被配置为接收断电信号的下拉电路，在断电模式期间，断电信号引导下拉电路分别将时钟信号从从锁存器或主锁存器转移至地。优选地，下拉电路进一步被配置为在断电模式期间使从锁存器或主锁存器以恒定的电压电平保持所存储的数据。优选地，该保留触发器进一步包括金属氧化物半导体电流模逻辑触发器，其中，主锁存器被配置为接收差分输入数据并将差分中间输出数据传输至从锁存器，从锁存器被配置为传输来自保留触发器的差分输出数据，并且主锁存器和从锁存器被配置为根据输入至保留触发器的差分时钟信号的边沿接收或传输数据。优选地，从锁存器或主锁存器进一步包括被配置为在断电模式器件以恒定的电压电平存储数据的交叉连接的晶体管。优选地，保留触发器进一步包括连接至保留触发器的差分时钟信号输入并被配置为接收时钟信号和反相时钟信号的差分输入时钟缓冲器，建立从差分输入时钟缓冲器开始并被从锁存器接收的下拉路径，以及建立从差分输入时钟缓冲器开始并被从锁存器接收的上拉路径。优选地，电源开关连接至差分输入时钟缓冲器的电源门并且被配置为响应第一断电信号分别同时禁止输入时钟缓冲器和主锁存器或从锁存器的功耗。优选地，保留触发器进一步包括顺序级联的多个金属氧化物半导体电流模逻辑保留触发器，多个触发器的对应触发器的主锁存器都可通过单个电源开关断电。优选地，电源开关连接至主锁存器并且下拉电路连接至从锁存器。优选地，下拉电路连接至主锁存器并且电源开关连接至从锁存器。根据本发明的又一方面，提供了一种保留锁存器，包括连接至输入保留锁存器的时钟信号并且被配置为接收断电信号的下拉电路，在断电模式期间，断电信号引导下拉电路将所述时钟信号从保留锁存器转移至地，并且下拉电路被进一步配置为使保留锁存器在断电模式期间以恒定的电压电保持所存储的数据。优选地，保留锁存器进一步包括交叉连接的器件结构配置，交叉连接的器件结构配置进一步包括被配置为在断电模式期间存储输出数据的反馈回路。根据本发明的又一方面，提供了一种使保留触发器上电和断电的方法，包括：在正常工作模式下操作芯片逻辑和寄存器，一个或多个输入寄存器响应时钟信号将输入数据传送到芯片逻辑部分，芯片逻辑处理输入数据，并且芯片逻辑部分将输出信号发送至一个或多个输出寄存器，其中输出寄存器包括保留触发器；以断电模式操作芯片逻辑和所述寄存器，包括在输出数据稳定后不考虑时钟电平启动断电信号，以在断电模式期间引导分别连接至保留输出数据的保留触发器的从锁存器或主锁存器的下拉电路，从而将时钟信号从从锁存器或主锁存器转移至地；由于在断电模式期间时钟电平保持恒定而在从锁存器或主锁存器中保留所述输出数据；禁止断电信号；以及使芯片逻辑和寄存器返回到正常工作模式。优选地，该方法进一步包括启动断电信号以关闭分别连接至主锁存器或从锁存器的电源开关，电源开关被配置为在断电模式期间禁止电流从恒流源中流出以使主锁存器或从锁存器不产生功耗。优选地，该方法进一步包括将电源开关连接至芯片逻辑，并且对电源开关进行配置以在断电模式使芯片逻辑不产生功耗。优选地，该方法进一步包括将差分输入时钟缓冲器连接至保留触发器的时钟输入，保留触发器被配置为接收时钟信号和反相时钟信号，建立从差分输入时钟缓冲器开始并分别被从锁存器或主锁存器接收的下拉路径，以及建立从差分输入时钟缓冲器开始并且分别被从锁存器或主锁存器接收的上拉路径。优选地，该方法进一步包括将电源开关连接至差分输入时钟缓冲器，并且对电源开关进行配置以在断电模式期间使差分输入时钟缓冲器不产生功耗。优选地，芯片逻辑电路进一步包括金属氧化物半导体电流模逻辑，并且寄存器进一步包括金属氧化物半导体电流模逻辑保留触发器。优选地，保留触发器包括上升沿触发的触发器，上升沿触发的触发器进一步包括用于输出数据存储的高使能保留从锁存器或低使能保留主锁存器。优选地，保留触发器包括下降沿触发的触发器，下降沿触发的触发器进一步包括用于输出数据存储的低使能保留从锁存器或高使能保留主锁存器。附图说明图1A至图1C示出了MOS电流模逻辑(MCML)缓冲器和反相器的基本功能。图2示出了包括主锁存器和从锁存器的MCML保留触发器的一些实施例，主锁存器进一步包括电源开关，从锁存器进一步包括下拉电路。图3示出了连接至差分输入时钟缓冲器的图2的MCML保留触发器的上拉路径和下拉路径的一些实施例。图4示出了包括主锁存器和从锁存器的MCML保留触发器的一些实施例，主锁存器进一步包括下拉电路，从锁存器进一步包括电源开关。图5示出了被配置为保留寄存器部件的保留触发器的通用形式的一些实施例。图6示出了被配置成在断电模式期间保留寄存器部件的MCML架构中的高使能保留锁存器电路的一些实施例。图7示出了被配置成在断电模式期间保留寄存器部件的MCML架构中的低使能保留锁存器电路的一些实施例。图8示出了保留锁存器应用的一些实施例，其包括连接至时钟缓冲器的图6中的高使能保留锁存器电路中的上拉路径和下拉路径。图9示出了被配置为保留寄存器部件的保留锁存器的通用形式的一些实施例。图10A至图10C示出了连接至电源门控架构的电流镜的一些实施例，其中电源门控结构包括被配置为在断电模式中禁止功耗的一个或多个电源开关。图11A至图11B示出了使MCML触发器上电和断电的方法的一些实施例。图12A至图12D示出了MCML保留触发器的一些实施例的时序图。图13示出了用于芯片部件的电源门控的MCML保留锁存器/触发器应用的一些实施例。图14示出了用于芯片逻辑和时钟缓冲器的电源门控的MCML保留锁存器/触发器应用的一些实施例。具体实施方式参考附图对本文进行描述，其中，类似参考数字在文中通常用于表示类似元件，并且各种结构不一定按比例绘制。在下面的描述中，为了说明的目的，为了帮助理解提出了许多具体描述。然而，很明显的是，对本领域技术人员来说，可以用这些具体描述的较少方面来实施本文所述的一个或多个方面。在其他情况下，为了帮助理解以框图形式示出了已知结构和器件。对于下一代微处理器，半导体集成电路(IC)部件的摩尔定律按比例缩小在器件速度、功耗以及管芯面积之间做出折中。相对于逻辑部件(例如，AND、NAND、XOR、XNOR等)的互补金属氧化物半导体(CMOS)逻辑方式以及形成基于半导体的微处理器的千兆赫(GHz)范围应用的IC部件的主从触发器，金属氧化物半导体(MOS)电流模逻辑(MCML)方式表现出最低功耗。虽然MCML逻辑方式相对于CMOS逻辑方式降低了功耗，但是需要持续的措施来进一步降低MCML逻辑器件的动态/静态功耗。因此，本发明涉及降低MCML逻辑器件的动态/静态功耗的器件和方法。为了在断电模式期间保留寄存器内容，公开了MCML保留锁存器和触发器。MCML架构中的保留锁存器电路用于在断电模式期间保留关键的寄存器内容，其中，包括时钟树路径上的时钟缓冲器的组合逻辑电路被断电以降低动态/静态功耗。MCML保留触发器包括主锁存器和从锁存器，其中电源开关被添加至主锁存器以在断电模式期间使主锁存器断电。从锁存器包括下拉电路，其在断电模式期间保持有效，从而能够使从锁存器以合适的电压电平保留数据。还公开了其他器件和方法。图1A示出了MCML缓冲器100A的基本功能。MCML缓冲器100A包括：第一负载电阻器102A，进一步包括负载电阻值RL；以及第二负载电阻器102B，进一步包括负载电阻值RL。第一负载电阻器102A和第二负载电阻器102B可进一步包括PMOS晶体管，其中可通过改变PMOS的尺寸调节负载阻值RL。MCML缓冲器100A进一步包括具有互补输入信号I和(以下以“I_bar”表示，并且其他反相互补信号也类似表示)、互补输出信号OUT和(即，OUT_bar)的差分下拉网络104以及具有偏置电流值Ibias的恒流源108。差分下拉网络104进一步包括接收输入信号I的第一NMOS晶体管106A以及接收反相输入信号I_bar的第二NMOS晶体管106B。恒流源108提供从电压源VDD110至地VSS112的电流路径。对于高电平输入信号I，第一NMOS晶体管106A从源极至漏极导通，允许电流从电压源VDD110流向地电源VSS112。因此，I_bar为低电平，使得第二NMOS晶体管106B处于截止状态。这将输出信号OUT拉至高电平，并将反相信号OUT_bar拉至低电平。MCML缓冲器100A的总功耗等于偏置电流值Ibias与电压源VDD110值的乘积：Power＝Ibias×VDD电流源108可包括NMOS晶体管，其中可通过调节NMOS晶体管的栅极电压以及设置负载电阻值RL来控制偏置电流值Ibias。与传统CMOS电路中功耗线性依赖于工作频率不同，MCML逻辑电路中消耗的功率随电源VDD线性变化，并且基本上与工作频率无关。图1B示出了MCML反相器100B的基本功能。MCML反相器100B的结构与MCML缓冲器100A的结构相同，其中互补输出信号OUT和OUT_bar被颠倒。结果，对于MCML反相器100B，高电平输入信号I将输出信号OUT拉至低电平，并且所得到的低电平反相输入信号I_bar将反相信号OUT_bar拉至高电平。图1C示出了MCML缓冲器100C的基本功能，其中MCML缓冲器100A增加了第三NMOS晶体管106C，其被配置为用作MCML缓冲器100C的电源门。Power_off信号控制第三NMOS晶体管106C的栅极，其中高Power_off值允许电流从电压源VDD110流向地电源VSS112，使得MCML缓冲器100C用作MCML缓冲器100A。包括低电平Power_off值的断电模式阻止电流从电压源VDD110流向地电源VSS112，使得MCML缓冲器100C在断电模式期间的总功耗近似为零。图2示出了包括主锁存器202和从锁存器204的MCML保留触发器200的一些实施例，其中主锁存器202和从锁存器204都包括动态锁存器(D锁存器)，并且它们被级联从而形成边沿触发主-从D触发器。主锁存器202进一步包括被配置为接收第一输入信号D的第一NMOS晶体管210A以及被配置为接收反相第一输入信号D_bar的第二NMOS晶体管210B。第三NMOS晶体管210C和第四NMOS晶体管210D包括被配置为保留主锁存器202内的数据的第一交叉连接的NMOS晶体管结构212A，其中第三NMOS晶体管210C输出反相中间输出信号D2_bar，其用作从锁存器204的反相第二输入信号。第四NMOS晶体管210D输出中间输出信号D2，其用作从锁存器204的第二输入信号。主锁存器202进一步包括低使能动态锁存器，其中被第六NMOS晶体管210F接收的反相时钟信号(CLK_bar)的下降时钟沿允许第一输入信号D被主锁存器202接收并且被存储在第一交叉连接的NMOS晶体管结构212A中直到下一个下降时钟沿到来。时钟信号(CLK)被第五NMOS晶体管210E接收。注意，对于MCML保留触发器200来说，在CLK和CLK_bar的给定状态中，主锁存器202与从锁存器204隔离，使得一个锁存器的变化不影响另一个锁存器。类似地，从锁存器204进一步包括被配置为接收中间输出信号D2的第七NMOS晶体管210G和被配置为接收反相中间输出信号D2_bar的第八NMOS晶体管210H。第九NMOS晶体管210I和第十NMOS晶体管210J包括被配置为保留从锁存器204内数据的第二交叉连接的NMOS晶体管结构212B，其中第九NMOS晶体管210I输出MCML保留触发器200的反相输出信号OUT_bar，并且第十NMOS晶体管210J输出输出信号OUT。对第二交叉连接的NMOS晶体管结构212B进行配置，使得输出信号OUT控制第九NMOS晶体管210I的“导通”和“截止”状态。第七NMOS晶体管210G的“导通”和“截止”状态和第九NMOS晶体管210I的状态控制反相输出信号OUT_bar。从锁存器204进一步包括高使能动态锁存器，其中被第十二NMOS晶体管210L接收的时钟信号(CLK)的上升时钟沿使得中间输出信号D2被从锁存器204接收并且被存储在第二交叉连接的NMOS晶体管结构212B中直到下一个上升时钟沿到来。注意，第五NMOS晶体管210E和第六NMOS晶体管210F的CLK和CLK_bar输入被配置成与第十一NMOS晶体管210K和第十二NMOS晶体管210L的CLK和CLK_bar输入相反，这分别区分了主锁存器202和从锁存器204的上升沿和下降沿动作。主锁存器202进一步包括被配置成在MCML保留触发器200的断电模式期间禁止电流从电压源VDD流向地电源VSS122以使主锁存器202不产生功耗的电源开关206，其中通过Power_off信号控制电源开关206。从锁存器204进一步包括下拉电路208，其包括被配置为接收Power_off信号的第十三NMOS晶体管210M，并且断电模式包括高Power_off值使CLK信号从第十二NMOS晶体管210L转移至地电源VSS112，并且低Power_off值使CLK信号被第十二NMOS晶体管210L接收。下拉电路被进一步配置为使从锁存器204在断电模式期间以恒定的电压电平保持存储的数据。因此，D2和D2_bar的电压电平在断电模式期间是不相关的。注意，虽然图2实施例中的下拉电路208包括第十三NMOS晶体管210M，但是通常下拉电路208可以是将从锁存器204的CLK输入拉至低电平的任何电路。进一步注意，许多用于边沿触发的触发器的其他触发器拓扑结构可与电源开关206和下拉电路208共同使用以在断电模式下实现功率节省和数据保持。图3示出了包括连接至差分输入时钟缓冲器302的图2中的MCML保留触发器200的缓冲MCML保留触发器300的下拉路径306和上拉路径308的一些实施例。从电压源VDD110经第二负载电阻器304B至MCML保留触发器200中的第十二NMOS晶体管210L建立下拉路径306。通过第二负载电阻器304B和第十三NMOS晶体管210M控制来自VDD110的电流。在断电模式期间，电源开关316用作包括第一缓冲NMOS晶体管312和第二缓冲NMOS晶体管314的差分下拉网络310的电源门，使得第一缓冲NMOS晶体管312和第二缓冲NMOS晶体管314处于“截止”状态，其中栅极电流近似为零并且没有电流从漏极流向源极。对于上拉路径308，因为近似没有电流流经电阻器304A，所以电阻器304A的压降近似为零。结果，CLK_bar的电压电平近似为VDD。类似地，从电压源VDD110经第一负载电阻器304A至MCML保留触发器200中的第十一NMOS晶体管210K建立上拉路径308。图4示出了包括主锁存器402和从锁存器404的MCML保留触发器400的一些实施例。MCML保留触发器400与图2中的MCML保留触发器200相同，除了电源开关206和下拉电路208的位置相对于图2是相反的。主锁存器402包括下拉电路208，其被配置为在断电模式期间接收Power_off信号以将CLK_bar信号转移至地电源VSS112，并且使主锁存器402以恒定的电压电平保留存储的数据。从锁存器404包括电源开关206，其被配置成在MCML保留触发器400的断电模式期间使电流不能从电压源VDD110流向地电源VSS112从而使从锁存器404不产生功耗，其中电源开关206被Power_off信号控制。图5示出了被配置为保留寄存器部件的保留触发器500的通用形式的一些实施例，包括：MCML触发器电路502，其可进一步包括任何触发器结构；电源开关504，分别连接至MCML触发器电路502的主锁存器或从锁存器，并且被配置成不能使电流流出恒流源以分别使主锁存器或从锁存器不产生功耗；以及下拉电路506，分别连接至从锁存器或主锁存器，并且被配置成接收Power_off信号，以在断电模式期间引导下拉电路506将时钟信号CLK从从锁存器或主锁存器(其中存储寄存器内容)转移至VSS112。下拉电路506进一步被配置为能够使从锁存器或主锁存器能够在断电模式期间以恒定的电压电平保持存储的数据。在一些实施例中，保留触发器500进一步包括主锁存器，主锁存器被配置成接收差分输入数据信号D和D_bar以及时钟信号CLK和反相时钟信号CLK_bar，并且将差分中间输出数据传输至从锁存器，其中从锁存器被配置成从保留触发器500传输差分输出数据OUT和OUT_bar。图6示出了被配置成在断电模式期间保留寄存器部件的MCML架构602中的高使能保留锁存器电路600的一些实施例。在断电模式期间，包括MCML架构602内的时钟树路径上的时钟缓冲器的MCML架构602中所有的组合逻辑电路都被断电以降低动态/静态功耗。高使能保留锁存器电路600与图2中的从锁存器204类似。高使能保留锁存器电路600包括被配置为接收MCML架构602的输出信号D的第一NMOS晶体管604A的第一栅极，以及被配置为接收MCML架构602的反相输出信号D_bar的第二NMOS晶体管604B的第二栅极。输出信号D和反相输出信号D_bar被存储在包括第三NMOS晶体管604C和第四NMOS晶体管604D的交叉连接的NMOS结构606中。对高使能保留锁存器电路600进行配置，使得第一NMOS晶体管604A的第一漏极和第三NMOS晶体管604C的第三漏极相互连接并连接至高使能保留锁存器电路600的反相输出信号OUT_bar、第一负载电阻608A(其还连接至电压源VDD110)和第四NMOS晶体管604D的第四栅极。第一NMOS晶体管604A的第一源极连接至第五NMOS晶体管604E的第五漏极以及第二NMOS晶体管604B的第二源极。对高使能保留锁存器电路600进行进一步配置，使得第二NMOS晶体管604B的第二漏极和第四NMOS晶体管604D的第四漏极相互连接并连接至高使能保留锁存器电路600的输出...