任意波信号发生器的制造方法
【专利摘要】本实用新型公开了一种任意波信号发生器，包括顺序连接的Flash芯片、数据控制模块、数模转换处理模块及线性相位滤波器，所述数据控制模块包括Flash控制单元、通过所述Flash控制单元连接的数据控制单元、串并处理单元、与所述串并处理单元相连接的数据合并处理单元，所述数据控制单元分别连接所述Flash控制单元、串并处理单元、数据合并处理单元。本实用新型融合电子信号处理分析与集成线路设计技术，不仅可以产生任意波形，而且成本降低，存储深度高，提高了产品质量。
【专利说明】任意波信号发生器
【技术领域】
[0001]本实用新型涉及信号发生器领域，特别是涉及一种任意波信号发生器。
【背景技术】
[0002]目前业界常用的任意波产生方法有以下几种:
[0003]a.FPGA+SRAM:并行通讯的双端口 RAM由于控制时序简单，在任意波信号的发展初期受到了极大的关注，但是随着任意波信号需要更高的速率和更大的容量时，SRAM的缺陷就一步步地凸现出来。SRAM的最高时钟速率在100MHz，而单片的容量也在512kB，如果要提高其中两项中的哪一项都需要连接更多的SRAM来实现，如此线路将变得异常复杂，成本也随之增加了许多。
[0004]b.FPGA+DRAM:达到更高的时钟速率和更大的容量一般专业任意波讯号产生仪器把架构修改为FPGA+DRAM的方式，其中DRAM在容量和速度上具有非常优越的优势并且内存厂商在这方面也是攻关的重点，速度由原来的百MHz到现在的GHz，容量由原来的MByte到现在的百MByte。虽然以上条件都能实现了，但是其周边的价格如FPGA和PCB等其他材料成本呈指数上升，这样导致调试和测试复杂程度增加，成本也随之增加。
[0005]c.FPGA:为了应付成本的优势对于低端的任意波信号发生器选择了低容量高时钟率单一 FPGA的方式来实现。此种方式的缺点是对于周期很长的任意波信号只能望尘莫及。
[0006]上述几项系统架构成本占整台任意波信号发生器相当大的比率，其中FPGA+SRAM的价格最贵且需要控制的引脚最多，如要达到200Msa/S (采样率)和IM点的深度需要占用50 PIN的FPGA引脚和成本在500至1000RMB的单SRAM。而直接使用FPGA成本可以降低，但是FPGA内部自带的SRAM容量有限，只能达到16K左右的输出点数。上述问题一直以来都困扰着一般任意波讯号产生仪器制造商。近年来随着数字化的集成线路设计、制造及测试等技术突飞猛进，尤其是半导体前端设计有许多工具(FPGA)，使一般不是从事集成电路芯片设计的厂商或个人都可以借由这些工具来设计适合本业专用的集成电路芯片来使用。
[0007]因此亟需提供一种新型的任意波信号发生器来解决上述问题。
实用新型内容
[0008]本实用新型主要解决的技术问题是提供一种任意波信号发生器，能够克服现有任意波信号发生器成本高，存储深度低等问题。
[0009]为解决上述技术问题，本实用新型采用的一个技术方案是:提供一种任意波信号发生器，包括顺序连接的Flash芯片、数据控制模块、数模转换处理模块及线性相位滤波器，所述数据控制模块包括Flash控制单元、通过所述Flash控制单元连接的数据控制单元、串并处理单元、与所述串并处理单元相连接的数据合并处理单元，所述数据控制单元分别连接所述Flash控制单元、串并处理单元、数据合并处理单元。
[0010]优选的，所述任意波信号发生器包括两颗Flash芯片。
[0011]优选的,所述Flash控制单元包括Flashl控制单元、Flash2控制单元。[0012]优选的，所述串并处理单元包括一直接数字频率合成集成电路。
[0013]本实用新型的有益效果是:本实用新型融合电子信号处理分析与集成线路设计技术，不仅可以产生任意波形，而且成本降低，存储深度高，提高了产品质量。
【专利附图】
【附图说明】
[0014]图1是本实用新型任意波发生器一较佳实施例的结构示意图；
[0015]图2是所述Flash控制单元的控制时序图；
【具体实施方式】
[0016]下面结合附图对本实用新型的较佳实施例进行详细阐述，以使本实用新型的优点和特征能更易于被本领域技术人员理解，从而对本实用新型的保护范围做出更为清楚明确的界定。
[0017]请参阅图1，本实用新型实施例包括:
[0018]一种任意波信号发生器，包括顺序连接的Flash芯片、数据控制模块、数模转换处理模块及线性相位滤波器，所述数据控制模块包括Flash控制单元、通过所述Flash控制单元连接的数据控制单元、串并处理单元、与所述串并处理单元相连接的数据合并处理单元，所述数据控制单元分别连接所述Flash控制单元、串并处理单元、数据合并处理单元。
[0019]下面具体介绍所述数据控制模块内部各部分的功能与作用:为了加大的数据信号的处理能力，本实用新型使用了两个Flash控制单元来实现高速率和高容量的功能，包括Flashl控制单元、Flash2控制单元。为了使得Flash能够顺序读出，Flash控制单元需要使用如图2所示的时序控制来实现数据的实时输出，首先给所述Flash芯片发送3Bh的指令，而后发送24位起始地址等待10个时钟周期即可以实现连续接受数据并传送至所述串并处理单元。
[0020]所述串并处理单元包括直接数字频率合成集成电路(DDS)，一般直接数字频率合成集成电路中的波形表皆为只读存储器(ROM)组成，且存放着正弦波(SIN)数据不可更改，本实用新型将其更改为Flash可擦写内存，可更改用户所需的波形数据，并将Flash的2个数据位宽转换成8个数据位宽的数据赋值于所述数据合并处理单元。
[0021]由于我们使用的是串口 Flash的波表文件，为了充分发挥起独有的特性，所述数据合并处理单元可以使用所述数据控制单元来设置输出至所述模数转换(DAC)处理模块的位宽,这样即可以实现高时钟率和低分辨率的应用，又能实现高分辨率和适中时钟率的应用。为增加所述直接数字频率合成集成电路的动作速度，所述数据控制单元采用并连输出入的方式与外界((PU或其他)传输数据，除此之外，更需做系统时钟的计算及形成，各项开关控制，数据依功能做传送。
[0022]由此可见，本实用新型融合电子信号处理分析与集成线路设计技术，不仅可以产生任意波形，而且成本降低，存储深度高，提高了产品质量。
[0023]以上所述仅为本实用新型的实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的【技术领域】，均同理包括在本实用新型的专利保护范围内。
【权利要求】
1.一种任意波信号发生器，包括顺序连接的Flash芯片、数据控制模块、数模转换处理模块及线性相位滤波器，其特征在于，所述数据控制模块包括Flash控制单元、通过所述Flash控制单元连接的数据控制单元、串并处理单元、与所述串并处理单元相连接的数据合并处理单元，所述数据控制单元分别连接所述Flash控制单元、串并处理单元、数据合并处理单元。
2.根据权利要求1所述的任意波信号发生器，其特征在于，所述任意波信号发生器包括两颗Flash心片。
3.根据权利要求1所述的任意波信号发生器，其特征在于，所述Flash控制单元包括Flashl控制单元、Flash2控制单元。
4.根据权利要求1所述的任意波信号发生器，其特征在于，所述串并处理单元包括一直接数字频率合成集成电路。
【文档编号】H03K3/02GK203482172SQ201320603251
【公开日】2014年3月12日 申请日期:2013年9月27日 优先权日:2013年9月27日
【发明者】王春林 申请人:固纬电子(苏州)有限公司