用于减少保持模式中的低频漂移的级联pll的制作方法

用于减少保持模式中的低频漂移的级联pll的制作方法
【专利摘要】级联锁相环(PLL)时钟发生技术减少在保持模式中低抖动时钟信号的频率漂移。一种级联锁相环(PLL)装置包括配置成基于第一时钟信号和第一分频器值产生控制信号的第一PLL电路。级联PLL装置包括配置成基于低抖动时钟信号和第二分频器值产生第一时钟信号的第二PLL电路。级联PLL装置包括配置成基于第一时钟信号、第三分频器值和第二时钟信号产生第二分频器值的第三PLL电路。低抖动时钟信号可具有比第二时钟信号大的温度相关性，且第二时钟信号可具有比低抖动时钟信号高的抖动。
【专利说明】用于减少保持模式中的低频漂移的级联PLL

【技术领域】
[0001]本发明涉及集成电路，且更具体地涉及时钟发生器集成电路。

【背景技术】
[0002]高速通信系统需要高速时钟信号用于信息的发送和接收。在一般时钟发生电路中，锁相环(PLL)接收同步输入参考时钟信号，并产生适合于在发送或接收数据时使用的一个或多个高速时钟信号。根据这样的通信系统的一个方面，当同步输入参考时钟信号失去时，系统进入被称为“保持(holdover) ”模式并继续输出时钟信号。
[0003]一般在系统标准中规定时钟发生电路在保持模式中提供时钟信号的准确度。时钟发生电路试图在保持模式期间以基于以前的参考时钟信号的频率维持输出时钟信号。当在保持模式中产生时钟信号时，PLL—般不再使用反馈产生输出时钟信号。然而，在保持模式中产生的时钟信号的频率仍然可在这样的程度上漂移，使得未能满足保持要求。例如，某些PLL可能未能满足保持要求，因为在这样的系统中利用的电压控制振荡器具有太多随着温度变化的频率变化(例如，10ppm/°C )。
[0004]因此，在保持模式中产生的时钟信号的集成电路实现的技术是需要改进的，该保持模式达到对输出时钟信号的频率的高准确度和低抖动的规定。


【发明内容】

[0005]本发明要解决的目的在于减少在保持模式中低抖动时钟信号的频率漂移。
[0006]级联结构的锁相环(PLL)时钟发生技术减少在保持模式中低抖动时钟信号的频率漂移。在本发明的至少一个实施方式中，提供了一种级联锁相环(PLL)装置，包括:第一PLL电路，其耦合成接收第一时钟信号和第一分频器值，所述第一 PLL电路配置成提供控制信号；第二 PLL电路，其耦合成接收低抖动时钟信号和第二分频器值，第二 PLL电路配置成提供所述第一时钟信号；以及第三PLL电路，其耦合成接收所述第一时钟信号、第三分频器值和第二时钟信号，所述第三PLL电路配置成提供所述第二分频器值。第一PLL电路可基于控制信号和第一时钟信号产生输出时钟信号。第一 PLL电路可向第三PLL电路提供控制信号作为第三分频器值，并可提供第一时钟信号作为输出时钟信号。低抖动时钟信号可具有比第二时钟信号大的温度相关性，且第二时钟信号可具有比低抖动时钟信号高的抖动。在正常模式中，控制信号可基于由第一 PLL电路响应于有效输入时钟信号而产生的控制值。在保持模式中，控制信号可基于在进入保持模式之前由第一 PLL电路在正常模式中产生的保持控制值。
[0007]通过该级联PLL装置实现了保持模式中对输出时钟信号的频率的高准确度和低抖动的规定。
[0008]在本发明的至少一个实施方式中，方法包括基于第一时钟信号和第一分频器值产生控制信号。该方法包括通过调节第二PLL电路的可控制振荡器基于在低抖动时钟信号和根据第二分频器值而分频的第一时钟信号之间的相位差产生第一时钟信号。该方法包括基于在第二时钟信号和根据第三分频器值而分频的第一时钟信号之间的相位差产生第二分频器值。该方法可包括基于时钟信号和第一时钟信号产生输出时钟信号。该方法可包括向第三PLL电路提供控制信号作为第三分频器值，并提供第一时钟信号作为输出时钟信号。低抖动时钟信号可具有比第二时钟信号大的温度相关性。第二时钟信号可具有比低抖动时钟信号高的抖动。在正常模式中，控制信号可基于由第一 PLL响应于有效输入时钟信号而产生的控制值。
[0009]在保持模式中，控制信号可基于在进入保持模式之前由第一 PLL在正常模式中产生的保持控制值。产生控制信号可包括响应于有效输入时钟信号而产生控制信号以具有基于相应于在输入时钟信号和第一 PLL的反馈时钟信号之间的差的过滤后误差的值。在保持模式中，控制信号可在进入保持模式之前被产生以具有基于过滤后误差的值。控制信号可响应于有效输入时钟信号并在保持模式中基于第一 PLL的环路滤波器的输出，控制信号基于第一PLL的环路滤波器的先前输出。该方法可包括根据包括在控制信号中的相位误差控制信号来调节第一时钟信号的分频形式的相位，以从而产生输出时钟信号。该方法可包括产生相应于输入时钟信号和第一反馈信号之间的差的第一相位误差。该方法可包括基于第一相位探测器的输出产生第一过滤后误差。该方法可包括响应于有效输入时钟信号基于第一过滤后误差产生控制信号的值，并基于在保持模式中的先前第一过滤后误差来提供控制信号的先前值。该方法可包括基于电压控制振荡器的控制信号和第一时钟信号产生第一信号和输出时钟信号。该方法可包括基于第一信号和第一分频器值产生第一反馈信号。产生第一时钟信号可包括产生相应于在低抖动时钟信号和第二反馈信号之间的差的第二相位误差，基于第二相位误差的输出产生过滤后误差，基于过滤后误差产生第一时钟信号，以及基于电压控制振荡器和第二分频器值的输出产生第二反馈信号。产生第二反馈信号可包括产生相应于第二时钟信号和第三反馈信号之间的差的第三相位误差，基于第一时钟信号和第三分频器值产生第三反馈信号，以及通过过滤第三相位误差产生第二分频器值。

【专利附图】

【附图说明】
[0010]通过参考附图，本发明可被本领域中的技术人员更好地理解，且其很多目的、特征和优点变得对本领域中的技术人员明显。
[0011]图1示出低抖动时钟发生电路的示例的功能方框图。
[0012]图2示出温度稳定时钟发生电路的示例的功能方框图。
[0013]图3示出根据本发明的至少一个实施方式的级联PLL时钟发生电路的功能方框图。
[0014]图4示出根据本发明的至少一个实施方式的图3的时钟发生电路的保持电路的功能方框图。
[0015]图5示出根据本发明的至少一个实施方式的包括插值分频器的级联PLL时钟发生电路的功能方框图。
[0016]图6示出根据本发明的至少一个实施方式的配置成产生多个时钟信号的级联PLL时钟发生电路的功能方框图。
[0017]图7示出根据本发明的至少一个实施方式的配置成产生多个时钟信号的级联PLL时钟发生电路的功能方框图。
[0018]图8示出根据本发明的至少一个实施方式的级联PLL时钟发生电路的功能方框图。
[0019]图9示出根据本发明的至少一个实施方式的配置成产生多个时钟信号的级联PLL时钟发生电路的功能方框图。
[0020]相同的参考符号在不同的附图中的使用指示相似或相同的物品。

【具体实施方式】
[0021]参考图1，在示例性时钟发生器中包括通过将输入时钟信号CLKIN锁定到参考时钟源101来产生具有低抖动的输出时钟信号CLKOUT的多锁相环(PLL)。内环102是包括相位/频率探测器112、环路滤波器114和电压控制振荡器116的第一 PLL。电压控制振荡器116可被实现为环形振荡器、LC振荡器或其它适当的振荡器结构。相位/频率探测器112从参考时钟源101接收时钟信号，其可由固定源例如晶体振荡器、微机电结构(MEMS)振荡器或其它适当的低抖动源提供。外环104是包括相位/频率探测器122、环路滤波器124的另一 PLL，并响应于数字分频器比DIVl使用内环102作为数字控制振荡器(DCO)，数字分频器比DIVl可以是由环路滤波器124提供的分数分频器值。一般DCO包括由来自数模转换器的控制信号驱动的一般电压控制振荡器(例如，可包括LC电路的谐波振荡器或张弛振荡器)。相位/频率探测器122接收CLKIN和反馈信号，其可以是CLKOUT的分频形式。相位/频率探测器122提供反映CLKIN和反馈信号之间的差的相位误差信号。CLKOUT的频率由参考时钟源101的频率和外环104所产生的分频器比确定，并被提供给内环102的反馈路径中的分频器118。外环104调节分频器比以使CLKOUT的频率与CLKIN的频率或CLKIN的频率的整数倍数(DIV2)(例如，CLKIN = CLK0UT/DIV2)匹配。
[0022]当保持控制器125探测到保持条件时，也就是说，当参考时钟信号CLKIN是无效的(这可由信号条件指示器或频率外条件指示器的损失指示)时，保持控制器125 “冻结叩LL104的环路滤波器124，使得被提供到分频器118的分频器比DIVl不再跟踪对CLKIN的变化，并选择环路滤波器124的保持输出或基于环路滤波器124的保持输出的值，以提供给分频器118，从而保持CLKOUT的频率稳定。例如，外环104的保持控制器125将环路滤波器124的输出保持到相应于在进入保持模式之前接收的CLKIN的值，使得没有DIVl的更新出现。在时钟发生器的至少一个实施方式中，在保持模式期间，由外环提供到分频器118的反馈分频器比基于过去的分频器值(例如，是过去的分频器值的平均值)。在2003 年 6 月 4 日提交的标题为 “Method and Apparatus for Generating a Clock Signal inHoldover Mode”的指名Bruno ff.Garlepp和Gerard Pepenella为发明人的现在是美国专利号7，148,753的美国专利申请号10/453，990和2007年2月12日提交的标题为“DigitalHold in a Phase-Locked Loop，，的指名 SrisaiR.Seethamraju> Jerrell P.Hein、Kenneth KinWai Wong和Qicheng Yu为发明人的美国专利申请号11/673,819中描述了用于在保持模式中产生时钟信号的技术，这两个申请通过引用被并入本文。当分频器比被冻结时，CLKOUT的输出频率只基于参考时钟源101的频率变化而改变。一般参考时钟源101是具有满足目标应用的振荡规定的抖动性能的相对低成本时钟源。这样的一般参考时钟源产生具有高度依赖于温度的频率(例如，大约百万分之15份(ppm))的信号。参考时钟源101的这样差的温度稳定性在输入时钟信号CLKIN的失去之后导致具有低频漂移的CLK0UT。该低频漂移可能对目标应用是不可接受的。
[0023]参考图2，说明了当输入时钟信号消失时提高输出时钟信号的温度稳定性(S卩，在输入时钟信号CLKIN的失去之后减小低频漂移)、将用作外环104的数字控制振荡器的内环102锁定到由具有高温稳定性的频率稳定参考时钟产生的温度稳定参考时钟信号的技术。例如，恒温控制晶体振荡器(OCXO)或温度补偿晶体振荡器(TCXO)可被使用来代替可以是晶体振荡器的低振荡参考时钟源101。在保持模式中，外环104的保持控制器125提供冻结的反馈分频器比(例如，基于一个或多个过去的分频器值的DIVl的值，过去的分频器值在正常模式期间基于有效时钟信号来确定)。然而，这种方法在没有输入时钟信号的情况下不实现低抖动时钟发生，因为OCXO或TCXO —般具有比图1的参考时钟源101更高的抖动和/或更低的振荡频率。
[0024]参考图3，时钟发生技术减少在保持模式中低抖动时钟信号的频率漂移。在至少一个实施方式中，时钟发生器包括多个级联PLL以将频率稳定低抖动时钟信号锁定到输入时钟信号以在正常模式中产生输出时钟信号(即，响应于有效输入时钟信号的探测)。在保持模式中(即，在没有有效输入时钟信号的情况下)，多个级联PLL使用基于一个或多个过去的控制值来提供频率稳定低抖动时钟信号。内环PLL——PLL301——基于由时钟源101例如晶体提供的低抖动频率时钟信号和分频器值DIVl产生频率稳定低抖动时钟信号CLKl。可以是整数分频器值或分数分频器值的分频器DIVl被动态地更新并由外环PLL——PLL303——提供到PLL301。锁相环303基于CLK1、预定的分频器值DIV2和由参考时钟120提供的温度稳定参考信号来产生动态地更新的分频器值，该参考时钟120可以是0CX0、TCXO或其它适当的温度稳定参考时钟。注意，温度稳定参考时钟源120不需要提供低抖动参考信号。锁相环303将DIVl锁定到分频器值，该分频器值将CLKl锁定到由频率稳定参考时钟120产生的信号。预定的分频器值DIV2可由存储设备提供到分频器126和/或由包括时钟发生器的集成电路的端子提供。DIV2的值基于频率稳定参考时钟源120的频率和CLKl的目标频率之比。分频器值DIV2可以是整数或分数分频器值，且分频器126可以是任何适当的整数或分数分频电路。
[0025]仍然参考图3，当输入时钟信号是有效时，另一外环PLL——PLL305——将输出时钟信号CLKOUT锁定到输入时钟信号CLKIN。锁相环305包括保持功能，并在没有有效CLKIN信号的情况下产生低抖动频率稳定时钟信号。例如，当在正常操作模式中时，PLL305锁定到CLKIN,且保持控制器306向DC0308提供环路滤波器304的更新的输出值。因此，当CLKIN是有效的时，DC0308由环路滤波器的输出控制。同时，保持控制器306基于保持存储元件中的环路滤波器304的输出值来存储至少一个值。当在保持模式(例如，CLKIN是无效的)时，保持控制器306基于来自保持存储元件的环路滤波器304的输出的冻结值来向D0C308提供控制值，且DC0308不再跟踪对CLKIN的变化。输出时钟CLKOUT的频率稳定性由DC0308的频率稳定性确定，频率稳定性基于由PLL301和PLL303锁定到低抖动时钟信号的频率稳定时钟信号。
[0026]在时钟发生器的至少一个实施方式中，保持控制器306实现用于使输入时钟生效的技术，其确定CLKIN是否存在和/或CLKIN的频率是否在预期范围内。参考图4，频率比较器412产生输入时钟信号CLKIN是否具有在频率参考时钟信号FREFCLK的频率范围内的频率的指示。信号损失探测器414确定CLKIN是否存在。如果输入时钟信号的频率在目标频率范围之外或信号损失条件被探测到，则保持模式探测器416产生输入时钟信号是无效的指示。该指示器可缓存在保持模式探测器416的存储元件中。保持模式探测器416向选择电路(复用器420)提供保持模式的指示，选择电路选择将被提供到DC0308的数字控制值。例如，当保持模式被启用时，保持控制器306提供存储在保持存储元件418中的数字环路滤波器304的输出的值。否则，保持控制器306向DC0308提供环路滤波器304的动态更新的输出。
[0027]参考图5，在实现级联PLL技术的时钟发生器的至少一个实施方式中，插值分频器数字引擎(interpolative divider digital engine) 512和包括分频器和相位插值器(phase interpolator)的插值分频器(interpolative divider) 514 被合并作为在 PLL305的正向路径中的数字控制振荡器。插值分频器数字引擎512包括上面描述的保持控制功能，并在保持模式中基于环路滤波器304的输出的冻结值产生分频器和相位误差校正控制值。插值分频器514的相位插值器根据数字量化误差来调节分频CLKl的相位以减少CLKOUT中的误差。插值分频器数字引擎512可包括在正常操作模式中基于环路滤波器304的输出产生控制信号IDIN的一般σ -8调制器，控制信号IDIN包括分频器控制代码和相位插值器控制代码。插值分频器514根据分频比来对CLKl进行分频，并调节分频信号的相位产生NCLK0UT，其可等于CLKOUT或可以是CLKOUT的整数倍数。插值分频器的输出被提供到PLL305的反馈分频器310。在2011年9月23日提交的标题为“PLL Using InterpolativeDivider as Digitally Controlled Oscillator，，的指名 Susumu Hara> Adam B.Eldredge>Zhou Fu和James E.Wilson为发明人的美国专利申请号13/243，149中和2006年10月17日提交的标题为 “Direct Digital Interpolative Synthesis” 的指名 Yunteng Huang 为发明人的美国专利申请号7，417，510中描述了插值分频器技术，这两个申请通过引用被并入本文。
[0028]参考图3和5，反馈分频器310向相位探测器302提供分频信号。注意，虽然反馈分频器310被包括在图5中，在级联PLL技术的其它实施方式中，反馈分频器310可被省略，在这种情况下，CLKOUT反馈回到相位探测器302。相位探测器302也接收PLL305被设计成锁定到的输入信号CLKIN。相位探测器302向环路滤波器304提供反映CLKIN信号和反馈信号之间的差的相位误差信号，环路滤波器304在实施方式中是全数字环路滤波器。环路滤波器304可被配置为低通滤波器。过滤后误差信号用于产生图3的DC0308的控制信号或图5的控制信号IDIN。注意，初始控制信号(例如，针对初始分频比的图5的插值分频器514的IDIN的初始值)可从存储元件(例如，易失性或非易失性存储器)被提供到PLL305。可根据例如CLKOUT的目标输出频率、CLKIN的频率和CLKl的频率来选择那些初始控制信号。
[0029]上面描述的级联PLL技术在产生多个低抖动频率稳定时钟信号的时钟发生器中实现。参考图6和7，上面关于图3和5描述的PLL301和PLL303配置成向多个外环PLL305提供频率稳定低抖动时钟信号。每个外环PLL305可以单独地配置成基于分别相应的输入时钟 CLKINl、CLKIN2、CLKIN3 和 CLKIN4 和分别相应的分频器值 DIV3_1、DIV3_2、DIV3_3 和DIV3_4产生具有不同的频率的输出时钟信号CLK0UT1、CLK0UT2、CLK0UT3和CLK0UT4。在时钟发生器的至少一个实施方式中，每个外环PLL305包括在DC0308中的如上所述的一般DCO0参考图7，时钟发生器600可从耦合到与内环PLL301级联的额外的相应外环PLL303的额外的参考时钟发生器(例如TCXO、OCXO、另一参考时钟发生器和/或其它参考时钟发生器)接收信号，以为特定的应用调节输出时钟信号的相位噪声。
[0030]参考图6和7,在时钟发生器600的至少一个实施方式中，不是包括一般DCO (例如，基于电压控制振荡器的PLL)，每个外环PLL305包括插值分频器和相关的数字逻辑作为DC0308,如图5所示。参考图6，从外环PLL305消除一般DCO与包括外环PLL305中的一般DCO的实施方式比较减小了时钟发生器的尺寸。此外，插值分频器作为DCO的使用允许外环PLL305中的数字环路滤波器的使用，外环PLL305 —般比模拟环路滤波器小。因此，图6的时钟发生器可使用核心PLL(例如，内环PLL301)中的一个电压控制振荡器产生多个输出时钟信号，每个输出时钟信号具有不同的输出频率。此外，消除外环PLL305中的数字控制振荡器减小或消除了可从具有多个电压控制振荡器的时钟发生器中使用的多个LC振荡器产生的串扰。
[0031]参考图8，在时钟发生器的至少一个其它实施方式中，外环307被包括来代替外环PLL305。外环PLL307完全不包括DC0，并提供控制信号输出作为PLL303的反馈分频器126的分频器值。时钟发生器提供CLKl作为输出时钟信号，或向产生输出时钟信号(未示出)的另一分频器提供CLK1。然而，为了使用图8的外环PLL307基于分别相应的输入时钟 CLKINl、CLKIN2、CLKIN3 和 CLKIN4 和分别相应的分频器值 DIV3_1、DIV3_2、DIV3_3 和DIV3_4产生多个输出时钟信号CLKOUT1、CLK0UT2、CLK0UT3和CLK0UT4，时钟发生器还包括多个DC0308 (例如，相应的插值分频器和配置为DC0308的相关的数字逻辑)以基于CLKl和外环PLL307的分别多个相应的控制信号输出CTL1、CTL2、CTL3和CTL4产生多个相应的输出时钟信号。
[0032]在本文阐述的本发明的描述是例证性的，且并不预期限制如在下面的权利要求中阐述的本发明的范围。例如，虽然在反馈分频器被包括在外环PLL中的实施方式中描述了本发明，本领域中的技术人员将认识到，本文的教导可被利用，分频器126或分频器310之一的反馈分频比可不被包括。可基于在本文阐述的描述来作出本文公开的实施方式的变化和修改，而不偏离如在下面的权利要求中阐述的本发明的范围和精神。
【权利要求】
1.一种级联锁相环(PLL)装置，包括: 第一 PLL电路,其稱合成接收第一时钟信号和第一分频器值,所述第一 PLL电路配置成提供控制信号； 第二 PLL电路，其耦合成接收低抖动时钟信号和第二分频器值，第二 PLL电路配置成提供所述第一时钟信号；以及 第三PLL电路，其耦合成接收所述第一时钟信号、第三分频器值和第二时钟信号，所述第三PLL电路配置成提供所述第二分频器值。
2.如权利要求1所述的级联锁相环(PLL)装置，其中所述第一PLL电路还配置成提供输出时钟信号。
3.如权利要求1所述的级联锁相环(PLL)装置，其中所述第一PLL电路还配置成向所述第三PLL电路提供所述控制信号作为所述第三分频器值，且所述 第二 PLL电路配置成提供所述第一时钟信号作为输出时钟信号。
4.如权利要求1所述的级联锁相环(PLL)装置，其中所述低抖动时钟信号具有比所述第二时钟信号大的温度相关性，且所述第二时钟信号具有比所述低抖动时钟信号高的抖动。
5.如权利要求1所述的级联锁相环(PLL)装置，其中所述第一PLL电路包括耦合成接收环路滤波器的输出、所述第一时钟信号和参考时钟信号并配置成提供所述控制信号的保持电路。
6.如权利要求5所述的级联锁相环(PLL)装置，其中所述保持控制电路包括: 电路，其耦合成接收所述第一时钟信号和所述参考时钟信号，并配置成提供有效时钟信号的指示； 保持探测器，其耦合成接收所述有效时钟信号的所述指示，并配置成提供所述保持模式的指示；以及 存储元件，其耦合成接收所述环路滤波器的所述输出并配置提供所述环路滤波器的先前输出；以及 选择电路，其耦合成接收所述环路滤波器的所述先前输出、所述环路滤波器的所述输出和所述保持模式的所述指示，并配置成提供所述控制信号。
7.如权利要求1所述的级联锁相环(PLL)装置，其中所述第一PLL电路包括: 插值分频器，其配置成提供输出时钟信号并耦合成接收所述第一时钟信号和所述控制信号。
8.如权利要求1所述的级联锁相环(PLL)装置，其中所述第一PLL电路包括: 第一相位探测器，其配置成提供第一相位误差并耦合到成接收输入时钟信号和第一反馈信号，所述第一相位误差相应于在所述输入时钟信号和所述第一反馈信号之间的差； 第一环路滤波器，其配置成提供第一过滤后相位误差并耦合成接收所述第一相位探测器的输出； 数字电路，其配置成提供所述控制信号的值并耦合成接收所述第一过滤后相位误差； 数字控制振荡器电路，其配置成提供第一信号和输出时钟信号，并耦合成接收所述控制信号和所述第一时钟信号；以及 第一分频器电路，其耦合成提供所述第一反馈信号并耦合成接收所述第一信号和所述第一分频器值。
9.如权利要求8所述的级联锁相环(PLL)装置，其中所述第二PLL电路包括: 第二相位探测器，其耦合成接收所述低抖动时钟信号和第二反馈信号，并配置成提供第二相位误差，所述第二相位误差相应于在所述低抖动时钟信号和所述第二反馈信号之间的差； 第二环路滤波器，其耦合成接收所述第二相位探测器的输出并配置成提供过滤后相位误差; 电压控制振荡器，其 耦合成接收所述过滤后相位误差并配置成提供所述第一时钟信号；以及 可编程分频器，其耦合成接收所述电压控制振荡器的输出和所述第二分频器值，并配置成提供所述第二反馈信号。
10.如权利要求9所述的级联锁相环(PLL)装置，其中所述第三PLL电路包括: 第三相位探测器，其耦合成接收所述第二时钟信号和第三反馈信号，并配置成提供第三相位误差，所述第三相位误差相应于在所述第二时钟信号和所述第三反馈信号之间的差; 第三环路滤波器，其耦合到接收所述第三相位探测器的输出并配置成提供第三过滤后相位误差；以及 第二分频器，其耦合成接收所述第一时钟信号和第三分频器值并配置成提供所述第三反馈信号。
11.如权利要求1所述的级联锁相环(PLL)装置，还包括: 额外的PLL电路，其配置成提供额外的控制信号并耦合成接收所述第一时钟信号和额外的分频器值。
12.如权利要求1所述的级联锁相环(PLL)装置，其中所述第二时钟信号从具有高温度稳定性的频率稳定参考时钟接收。
【文档编号】H03L7/08GK203859739SQ201320699774
【公开日】2014年10月1日 申请日期:2013年11月6日 优先权日:2013年2月13日
【发明者】原须磨, 亚当·B·埃德勒格, 杰弗里·S·巴彻勒, 丹尼尔·加朗 申请人:硅谷实验室公司