电平转换电路的制作方法
【专利摘要】一种电平转换电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，其中，所述第一NMOS管为本征NMOS管，所述第一NMOS管的源极连接所述第三NMOS管的漏极，所述第一NMOS管的衬底连接地；所述第二NMOS管为本征NMOS管，所述第二NMOS管的源极连接所述第四NMOS管的漏极，所述第二NMOS管的衬底连接地；所述第三NMOS管的源极连接衬底和地，所述第三NMOS管的栅极适于输入输入信号；所述第四NMOS管的源极连接衬底和地，所述第四NMOS管的栅极适于输入所述输入信号的反相信号。
【专利说明】电平转换电路
【技术领域】
[0001 ] 本发明涉及一种电平转换电路。
【背景技术】
[0002]电平转换电路被广泛应用于各种接口电路及输入输出单元中来实现电平的逻辑转换。如图1所示，所述电平转换电路包括:第一 NMOS管MNl 1、第二 NMOS管MN12、第一 PMOS管MPl1、第二 PMOS管MP12和反相器11。
[0003]所述第一 NMOS管丽11的源极接地；栅极作为所述电平转换电路的输入端IN ;漏极连接第一 PMOS管MPll的漏极，并作为所述电平转换电路的第二输出端0UTB。所述第二NMOS管丽12的栅极连接反相器11的输出端；源极接地；漏极连接第二 PMOS管MP12的漏极，并作为所述电平转换电路的第一输出端OUT。所述第一 PMOS管MPll的源极适于输入第一电压Vsp ;栅极连接第二 NMOS管丽12的漏极。所述第二 PMOS管MP12的源极适于输入第一电压Vsp ;栅极连接第一 NMOS管丽11的漏极。所述反相器11的输入端连接所述电平转换电路的输入端IN。
[0004]下面对图1所示的电平转换电路的工作原理做详细说明。
[0005]当电平转换电路的输入端IN输入逻辑低电平0，如接地时，第一 NMOS管丽11截止，第二 NMOS管丽12导通，在所述第二 NMOS管丽12的下拉作用下，电平转换电路输出的第一输出端OUT的电压为0V，并且使得第一 PMOS管MPlI导通，在所述第一 PMOS管MPll的上拉作用下，电平转换电路的第二输出端OUTB的电压为第一电压Vsp。
[0006]当电平转换电路的输入端IN输入逻辑高电平1，如为电压值小于第一电压Vsp的第二电压时，第二 NMOS管MN12截止，第一 NMOS管MNl I导通，在所述第一 NMOS管MNl I的下拉作用下，电平转换电路输出的第二输出端OUTB的电压为0V，并且使得第二 PMOS管MP12导通，在所述第二 PMOS管MP12的上拉作用下，电平转换电路的第一输出端OUT的电压为第一电压Vsp，从而实现了由第二电压到第一电压Vsp的转换。
[0007]然而，现有电平转换电路可以实现的高电平转换电压有限，即可以输出的第一电压Vsp的电压值不能太高，因为过高的输出电压会击穿第一 NMOS管丽11、第二 NMOS管丽12、第一 PMOS管MPll或第二 PMOS管MP12，使得电平转换电路无法工作。
【发明内容】
[0008]本发明解决的问题是现有电平转换电路可以实现的高电平转换电压有限。
[0009]为解决上述问题，本发明提供一种电平转换电路，包括:第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管；
[0010]所述第一 PMOS管的源极连接衬底并适于输入第一电压，所述第一 PMOS管的漏极连接所述第三PMOS管的源极和第三PMOS管的衬底，所述第一 PMOS管的栅极连接所述第四PMOS管的漏极和第二 NMOS管的漏极；
[0011]所述第二 PMOS管的源极连接衬底并适于输入所述第一电压，所述第二 PMOS管的漏极连接所述第四PMOS管的源极和第四PMOS管的衬底，所述第二 PMOS管的栅极连接所述第三PMOS管的漏极和第一 WOS管的漏极；
[0012]所述第一 NMOS管为本征NMOS管，所述第一 NMOS管的源极连接所述第三NMOS管的漏极，所述第一 NMOS管的衬底连接地；
[0013]所述第二 NMOS管为本征NMOS管，所述第二 NMOS管的源极连接所述第四NMOS管的漏极，所述第二 NMOS管的衬底连接地；
[0014]所述第三NMOS管的源极连接衬底和地，所述第三NMOS管的栅极适于输入输入信号;
[0015]所述第四NMOS管的源极连接衬底和地，所述第四NMOS管的栅极适于输入所述输入信号的反相信号。
[0016]可选的，所述第三PMOS管的栅极适于输入第二电压，l/2*Vsp ( Vll ( 2/3*Vsp,Vll为所述第二电压的电压值，Vsp为所述第一电压的电压值。
[0017]可选的，所述第四PMOS管的栅极适于输入第三电压，l/2*Vsp ( V12 ( 2/3*Vsp,V12为所述第三电压的电压值，Vsp为所述第一电压的电压值。
[0018]可选的，所述第一 NMOS管的栅极适于输入第四电压，l/3*Vsp ( V21 ( l/2*Vsp,V21为所述第四电压的电压值，Vsp为所述第一电压的电压值。
[0019]可选的，所述第二 NMOS管的栅极适于输入第五电压，l/3*Vsp ( V22 ( l/2*Vsp,V22为所述第五电压的电压值，Vsp为所述第一电压的电压值。
[0020]可选的，所述第三PMOS管的栅极适于输入第二电压，所述第四PMOS管的栅极适于输入第三电压，所述第二电压和第三电压的电压值相等。
[0021 ] 可选的，所述第一 NMOS管的栅极适于输入第四电压，所述第二 NMOS管的栅极适于输入第五电压，所述第四电压和第五电压的电压值相等。
[0022]与现有技术相比，本发明电平转换电路需要实现较高电压的转换时，不易出现MOS管被击穿的情况，保证了电平转换电路的正常工作。
【专利附图】
【附图说明】
[0023]图1是现有电平转换电路的结构示意图；
[0024]图2是本发明实施例的电平转换电路的结构示意图。
【具体实施方式】
[0025]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0026]如图2所示，本发明实施例提供一种电平转换电路，包括:第一 PMOS管MP21、第二PMOS 管 MP22、第三 PMOS 管 MP23、第四 PMOS 管 MP24、第一 NMOS 管 MN21、第二 NMOS 管 MN22、第三NMOS管MN23和第四NMOS管MN24。
[0027]所述第一 PMOS管MP21的源极连接第一 PMOS管MP21的衬底并适于输入第一电压Vsp，所述第一 PMOS管MP21的漏极连接所述第三PMOS管MP23的源极和第三PMOS管MP23的衬底，所述第一 PMOS管MP21的栅极连接所述第四PMOS管MP24的漏极和第二 NMOS管丽22的漏极并作为所述电平转换电路的第一输出端OUT。[0028]所述第二 PMOS管MP22的源极连接第二 PMOS管MP22衬底并适于输入所述第一电压Vsp，所述第二 PMOS管MP22的漏极连接所述第四PMOS管MP24的源极和第四PMOS管MP24的衬底，所述第二 PMOS管MP22的栅极连接所述第三PMOS管MP23的漏极和第一 NMOS管丽21的漏极并作为所述电平转换电路的第二输出端0UTB。
[0029]所述第一 NMOS管丽21为本征(native)NM0S管，所述第一 NMOS管丽21的源极连接第三NMOS管丽23的漏极，所述第一 NMOS管丽21的衬底连接地Gnd。
[0030]所述第二 NMOS管丽22为本征NMOS管，所述第二 NMOS管丽22的源极连接第四NMOS管丽24的漏极，所述第二 NMOS管丽22的衬底连接地Gnd。
[0031]所述第三NMOS管丽23的源极连接第三NMOS管丽23的衬底和地GND，所述第三NMOS管丽23的栅极适于输入输入信号Vinl。
[0032]所述第四NMOS管丽24的源极连接第四NMOS管丽24的衬底和地GND，所述第四NMOS管MN24的栅极适于输入所述输入信号的反相信号Vin2。
[0033]在本实施例中，所述第三PMOS管MP23的栅极适于输入第二电压VII，l/2*Vsp ( Vll ( 2/3*Vsp，公式中的Vll表示所述第二电压的电压值、Vsp表示所述第一电压的电压值。
[0034]所述第四PMOS管MP24的栅极适于输入第三电压V12，l/2*Vsp ( V12 ( 2/3*Vsp，公式中的V12表示所述第三电压的电压值、Vsp表示所述第一电压的电压值。所述第二电压Vl I的电压值可以与第三电压V12的电压值相等。
[0035]所述第一 NMOS管MN21的栅极适于输入第四电压V21，l/3*Vsp≤V21≤l/2*Vsp，公式中的V21表示所述第四电压的电压值、Vsp表示所述第一电压的电压值。
[0036]所述第二 NMOS管MN22的栅极适于输入第五电压V22，l/3*Vsp ( V22 ( l/2*Vsp，公式中的V22为所述第五电压的电压值、Vsp表示所述第一电压的电压值。所述第四电压V21的电压值可以与第五电压V22的电压值相等。
[0037]所述输入信号Vinl和输入信号的反相信号Vin2可以分别由第一反相器21和第二反相器22产生。具体的，第一反相器21的输出端连接第三NMOS管丽23的栅极并适于产生所述输入信号Vinl,第二反相器22的输出端连接第一反相器21的输入端和第四NMOS管MN24的栅极并适于产生所述输入信号的反相信号Vin2。所述第二反相器22的输入端作为所述电平转换电路的输入端IN。输入信号Vinl及其反相信号Vin2的获得方法可以根据现有技术中的其他方法实现，此处不加限制。
[0038]下面对图2所示的电平转换电路的工作原理做详细说明。
[0039]当输入信号Vinl为逻辑低电平O时，所述输入信号的反相信号Vin2为逻辑高电平1，第四NMOS管MN24导通，第三NMOS管MN23截止，第五电压V22使得第二 NMOS管MN22导通，在导通的第二 NMOS管丽22和第四NMOS管丽24的下拉作用下，电平转换电路的第一输出端OUT的电压为0V，0V的栅极电压使得第一 PMOS管MP21导通，第二电压Vll使得第
三PMOS管MP23导通，在导通的第一 PMOS管MP21和第三PMOS管MP23的上拉作用下，电平转换电路的第二输出端OUTB的电压与第一电压Vsp的电压值相等。
[0040]当输入信号Vinl为逻辑高电平I时，所述输入信号的反相信号Vin2为逻辑低电平0，第三NMOS管MN23导通，第四NMOS管MN24截止，第四电压V21使得第一 NMOS管MN21导通，在导通的第一 NMOS管丽21和第三NMOS管丽23的下拉作用下，电平转换电路的第二输出端OUTB为0V，OV的栅极电压使得第二 PMOS管MP22导通，第三电压V12使得第四PMOS管MP24导通，在导通的第二 PMOS管MP22和第四PMOS管MP24的上拉作用下，电平转换电路的第一输出端OUT的电压与第一电压Vsp的电压值相等。
[0041]继续参考图1，在现有电平转换电路中，当电平转换电路的第一输出端OUT的电压为第一电压Vsp、第二输出端OUTB的电压为OV时，第二 NMOS管丽12的漏极电压为第一电压Vsp，第二 NMOS管丽12的衬底电压为0V，第一 PMOS管MPl I的漏极电压为0V，第一 PMOS管MPll的衬底为第一电压Vsp。由于第一 PMOS管MPll的漏极和衬底之间的电压差Vdb和漏极和源极之间的电压差Vds以及第二 NMOS管MN12的漏极和衬底之间的电压差Vdb和漏极和源极之间的电压差Vds均与第一电压Vsp的电压值相等，当第一电压Vsp的电压值较大时，第一 PMOS管MPll和第二 NMOS管丽12易出现击穿，从而无法工作。第一输出端OUT的电压为0V、第二输出端OUTB的电压为第一电压Vsp的情况与上述情况类似，当第一电压Vsp的电压值较大，第二 PMOS管MP12和第一 NMOS管丽11也容易出现无法工作的情况。
[0042]本实施例的第一 NMOS管丽21和第二 NMOS管丽22均为本征NMOS管,衬底的离子浓度低，所以，第一 NMOS管丽21和第二 NMOS管丽22漏极和衬底之间的电压差Vdb以及源极和衬底之间的电压差Vsb均能承受较高的电压值。因此，第一 NMOS管丽21和第二 NMOS管MN22不易出现因漏极和衬底之间的电压差Vdb或者源极和衬底之间的电压差Vsb较高而击穿的问题。
[0043]第二输出端OUTB输出第一电压Vsp的初期阶段，第一 NMOS管丽21会因栅极和源极的电压差大于阈值电压而进入导通状态，使得第一 NMOS管MN21的源极电压逐渐升高，直至第一 NMOS管丽21的栅极和源极的电压差小于阈值电压时，第一 NMOS管丽21进入截止状态。第一 NMOS管丽21进入截止状态后，可以将第一 NMOS管丽21的源极电压近似看作与第四电压V21的电压值相等，即第一 NMOS管丽21的源极电压和第三NMOS管丽23的漏极电压稳定在与第四电压V21大致相等的电压值。所以，第三NMOS管丽23的漏极和衬底之间的电压差Vdb和漏极和源极之间的电压差Vds仅与第四电压V21的电压值相关，即便第一电压Vsp较大，也不易出现击穿问题。
[0044]由于第一 NMOS管丽21的源极电压和第三NMOS管丽23的漏极电压与第四电压V21的电压值近似相等，所以，即便第一电压Vsp较大，第一 NMOS管丽21的漏极和源极的电压差Vds以及第三NMOS管丽23的漏极和源极的电压差Vds也较小。因此，第一 NMOS管丽21和第三NMOS管丽23也不易出现因漏极和源极的电压差Vds较高而击穿的问题。
[0045]与上述理由相类似的，第一输出端OUT输出第一电压Vsp时，第二 NMOS管丽22的源极和第四NMOS管丽24的漏极与第五电压V22的电压值近似相等，即便第一电压Vsp较大,第四NMOS管丽24也不易发生因漏极和衬底之间的电压差Vdb或漏极和源极之间的电压差Vds过大而击穿的问题，并且第二 NMOS管丽22和第四NMOS管丽24也不易发生因漏极和源极的电压差Vds过大而击穿的问题。
[0046]与第一NMOS 管 MN21、第二 NMOS 管 MN22、第三 NMOS 管 MN23 和第四 NMOS 管 MN24的上述工作原理相对应的，由于本实施例增加了第三PMOS管MP23和第四PMOS管MP24，所以第一 PMOS管MP21、第二 PMOS管MP22、第三PMOS管MP23和第四PMOS管MP24的漏极和衬底之间的电压差Vdb以及漏极和源极之间的电压差Vds均不容易在第一电压Vsp变大时出现耐压性不够的问题，从而保证了电平转换电路的正常工作。[0047]在本实施例中，第一电压Vsp的电压值可以大于或等于电平转换电路中NMOS管或者PMOS管的击穿电压且小于或等于电平转换电路中NMOS管或者PMOS管的击穿电压的两倍。此处所述的击穿电压是指NMOS管或者PMOS管的漏极和衬底之间的电压差Vdb、源极和衬底之间的电压差Vsb以及漏极和源极之间的电压差Vds中击穿电压最小的一个。此外，考虑到栅氧化层的击穿电压问题，第一电压Vsp还应该小于或等于栅氧化层的击穿电压。但是，由于栅氧化层的击穿电压较高，所以NMOS管或者PMOS管的栅极和衬底之间的电压差Vgb、栅极和源极之间的电压差Vgs以及栅极和漏极之间的电压差Vgd都不易发生耐压性不够的问题。
[0048]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种电平转换电路，其特征在于，包括:第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管和第四NMOS管； 所述第一 PMOS管的源极连接衬底并适于输入第一电压，所述第一 PMOS管的漏极连接所述第三PMOS管的源极和第三PMOS管的衬底，所述第一 PMOS管的栅极连接所述第四PMOS管的漏极和第二 NMOS管的漏极； 所述第二 PMOS管的源极连接衬底并适于输入所述第一电压，所述第二 PMOS管的漏极连接所述第四PMOS管的源极和第四PMOS管的衬底，所述第二 PMOS管的栅极连接所述第三PMOS管的漏极和第一 NMOS管的漏极； 所述第一 NMOS管为本征NMOS管，所述第一 NMOS管的源极连接所述第三NMOS管的漏极，所述第一 NMOS管的衬底连接地； 所述第二 NMOS管为本征NMOS管，所述第二 NMOS管的源极连接所述第四NMOS管的漏极，所述第二 NMOS管的衬底连接地； 所述第三NMOS管的源极连接衬底和地，所述第三NMOS管的栅极适于输入输入信号；所述第四NMOS管的源极连接衬底和地，所述第四NMOS管的栅极适于输入所述输入信号的反相信号。
2.如权利要求1所述的电平转换电路，其特征在于，所述第三PMOS管的栅极适于输入第二电压，l/2*Vsp ≤ Vll ≤ 2/3*Vsp，Vll为所述第二电压的电压值，Vsp为所述第一电压的电压值。
3.如权利要求1所述的 电平转换电路，其特征在于，所述第四PMOS管的栅极适于输入第三电压，l/2*Vsp ≤ V12 ≤ 2/3*Vsp，V12为所述第三电压的电压值，Vsp为所述第一电压的电压值。
4.如权利要求1所述的电平转换电路，其特征在于，所述第一NMOS管的栅极适于输入第四电压，l/3*Vsp ≤ V21 ≤ l/2*Vsp，V21为所述第四电压的电压值，Vsp为所述第一电压的电压值。
5.如权利要求1所述的电平转换电路，其特征在于，所述第二NMOS管的栅极适于输入第五电压，l/3*Vsp < V22 < l/2*Vsp, V22为所述第五电压的电压值，Vsp为所述第一电压的电压值。
6.如权利要求1所述的电平转换电路，其特征在于，所述第三PMOS管的栅极适于输入第二电压，所述第四PMOS管的栅极适于输入第三电压，所述第二电压和第三电压的电压值相等。
7.如权利要求1所述的电平转换电路，其特征在于，所述第一NMOS管的栅极适于输入第四电压，所述第二 NMOS管的栅极适于输入第五电压，所述第四电压和第五电压的电压值相等。
【文档编号】H03K19/0185GK103812500SQ201410084188
【公开日】2014年5月21日 申请日期:2014年3月7日 优先权日:2014年3月7日
【发明者】胡剑, 杨光军 申请人:上海华虹宏力半导体制造有限公司