专利名称：电平转换电路的制作方法
技术领域：
本发明涉及一电平转换电路，尤其涉及在一信号电平转态时关闭该电 平转换电路内 一锁存电路的 一信号电平转换电路。
背景技术：
在一液晶显示器的驱动系统中，电压电平转换电路(level shift circuit)扮 演着非常重要的角色。电压电平转换电路用来将一具有较低电压电平的数 字信号转换成一具有较高电压电平的数字信号，以驱动该液晶显示器中驱 动系统里高电压电平的控制电路。请参考图1。图l所示是一传统电压电平 转换电路100的示意图。电压电平转换电路100包含有一差动输入对 (differential input pair)串接(coscoded)于一交错耦合对(cross-coupled pair),其 中该差动输入对包含有N型晶体管M1、 M2,该交错耦合对包含有P型晶 体管M3、 M4。此外，该交错耦合对连接于一电源电压VDD1,而该差动 输入对连接于一接地电压VSS,如图l所示。此外，电压电平转换电路IOO 还包含有一反相器102，其用来将一输入信号VIN1进行反相操作以产生一 反相的输入信号VIN2，其中输入信号VIN1输入至N型晶体管Ml的一栅 极端N1，而输入信号VIN2输入至N型晶体管M2的一栅极端N2。此外， 反相器102的操作电平介于一电源电压VDD2与接地电压VSS之间，其中 电源电压VDD1高于电源电压VDD2。如此一来，当输入信号VIN1为一 低电平信号时，亦即接地电压VSS，输入信号VIN2为一高电平信号，亦 即电源电压VDD2，反之亦然。因此，经由适当地设计N型晶体管Ml、 M2以及P型晶体管M3、 M4之间的面积比例后，电压电平转换电路100 就会将较低电平的输入信号VIN1、 VIN2转换成较高电平的输出信号VOl、 V02,并分別输出于输出端Nol、 No2。更确切来说，当输入电压VIN1是 接地电压VSS时，耦接于栅极端N2的输入电压VIN2就为电源电压VDD2, 因此N型晶体管Ml就会被关闭(Off)，而N型晶体管M2会被开启(On)。 另一方面，P型晶体管M3会被开启，而P型晶体管在输出端Nol的输出信号VOl就会被锁存至电源电压VDD1，而输出端 No2的输出信号V02就会被拉低至接地电压VSS,反之亦然。然而，由于 电源电压VDD1高于电源电压VDD2,因此在设定电压电平转换电路100 的面积时，N型晶体管M1、 M2需要较大的宽度(width)以增加其开启时所 导通的电流，而P型晶体管M3、 M4则要求相对于N型晶体管Ml、 M2 较大的长度(length)。此外，由于在液晶显示器的驱动系统中需要用到数量 相当庞大的电压电平转换电路100,因此传统的电压电平转换电路100无形 中大幅度地增加了液晶显示器的驱动系统面积，进而提高了其成本。因此， 如何减d、一电压电平转换电路的面积，并同时有效地驱动一液晶显示单元 已成为业界亟需解决的问题。
发明内容
因此，本发明的一目的在于提供一信号电平转换电路，其在一信号电 平转态时关闭该电平转换电路内 一 锁存电路。
依据本发明的一实施例，其提供一种信号电平转换电路，包含有一输 入级电路以及一输出信号锁存电路。该输入级电路用来接收一输入信号， 其中该输入信号的电平落于一第一预定电平范围之中；以及该输出信号锁 存电路串接(Cascoded)于该输入级电路。该输出信号锁存电路包含有一锁存 电路以及一使能电路。该锁存电路用来依据该输入信号来产生一输出信号， 其中该输出信号的电平落于一第二预定电平范围之中，且该第二预定电平 范围不同于该第一预定电平范围。该使能电路耦接于该锁存电路，用以选 择性地启动或关闭该锁存电路，其中当该输入信号产生一电平转换时，该 使能电路会关闭该锁存电路。
依据本发明的另一实施例，其提供一种信号电平转换电路，包含有一 输入级电路以及一输出信号锁存电路。该输入级电路用来接收一输入信号， 其中该输入信号的电平落于一第一预定电平范围之中，且该输入级电路包 含有一第 一输入晶体管以及一第二输入晶体管。该第 一输入晶体管具有一
栅极端用来接收该输入信号中的一第一相位输入信号，以及一源极端耦接 于一第 一参考电压源；以及该第二输入晶体管具有一栅极端用来接收该输 入信号中与该第一相位输入信号反相的一第二相位输入信号，以及一源极 端耦接于该第一参考电压源。该输出信号锁存电路串接(Cascoded)于该输入
7级电路，包含有一锁存电路以及一开关电路。该锁存电路用来依据该输入 信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围 之中，该第二预定电平范围不同于该第一预定电平范围，且该锁存电路包 含有一第一锁存晶体管以及一第二锁存晶体管。该第一锁存晶体管具有一 栅极端耦接于该第二输入晶体管的该漏极端，以及一源极端耦接于一第二
参考电压源；以及该第二锁存晶体管具有一栅极端耦接于该第一输入晶体 管的该漏极端，以及一源极端耦接于该第二参考电压源。该开关电if各包含 有一第一开关晶体管以及一第二开关晶体管。该第一开关晶体管具有一栅 极端用来接收一使能控制信号， 一第一连接端耦接于该第一输入晶体管的 一漏极端，以及一第二连接端耦接于该第一锁存晶体管的该漏极端，其中 该第一开关晶体管的该栅极端并未连接于该第一开关晶体管的该第一连接 端；以及该第二开关晶体管具有一栅极端用来接收该使能控制信号， 一第 一连接端耦接于该第二输入晶体管的一漏极端，以及一第二连接端耦接于 该第二锁存晶体管的该漏极端，其中该第二开关晶体管的该栅极端并未连 接于该第二开关晶体管的该第一连接端。
图l是一传统电压电平转换电路的示意图。
图2是本发明一种信号电平转换电路的一实施例示意图。
图3是图2的实施例信号电平转换电路的一输入信号、 一使能控制信
号、以及二输出信号的时序图。
图4是本发明一第二实施例信号电平转换电路的示意图。
图5是图4的实施例信号电平转换电路的一输入信号、 一使能控制信
号、二输出信号的时序图。
图6是本发明一第三实施例信号电平转换电路的示意图。
图7是图6的实施例信号电平转换电路的一输入信号、 一使能控制信
号、 一反相使能控制信号、二输出信号的时序图。
图8是本发明一第四实施例信号电平转换电路的示意图。
图9是图8的实施例信号电平转换电路的一输入信号、 一使能控制信
号、 一反相使能控制信号、二输出信号的时序图。
图IO是本发明一第五实施例信号电平转换电路的示意图。
8主要元件符号说明
100、 200、 400、 600、 800、 1000 102、 206、 406、 606、 806、 1008 202、 402、 602、 802、 1002 204、 404、 604、 804、 1004 1010
2042、 4042、 6042、 8042、 10042 2044、 4044、 6044、 8044、 10044
信号电平转换电路
反相器
输入级电路
输出信号锁存电路
控制电路
锁存电路
使能电路
具体实施例方式
在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元 件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同 一个元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元 件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书 及所附的权利要求书当中所提及的「包含」为一开放式的用语，故应解释 成r包含但不限定于」。此外，「耦接」 一词在此包含任何直接及间接的电 气连接手段，因此，如果文中描述一第一装置耦接于一第二装置，则代表 该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段 间接地电气连接至该第二装置。
请参考图2。图2所示依据本发明一种信号电平转换电路200的实施例 示意图。信号电平转换电路200包含有一输入级电路202以及一输出信号 锁存电路204，其中输出信号锁存电路204包含有一锁存电路2042以及一 使能电路2044。此外，信号电平转换电路200还包含有一反相器206,其 用来将一输入信号Vim进行反相操作以产生另一输入信号Vin2,而反相器 206操作于一第一电源电压V训和一接地电压Vss之间。输入级电路202用 来接收输入信号Vinl、 Vin2，其中输入信号Vinl、 Vi。2的电平落于一第一预 定电平范围之中，而在本实施例中，该第一预定电平范围介于第一电源电 压Vddl和接地电压Vss之间；以及输出信号锁存电路204串接(Cascoded)于 输入级电路202。锁存电路2042依据输入信号Vinl、 Vin2来产生一输出信号 VQl、 V。2，其中输出信号V。,、 V。2的电平落于一第二预定电平范围之中， 且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于一第二电源电压Vdd2和接地电压Vss之间，其中第二电
源电压Vdd2比第一电源电压Vddl高。使能电路2044耦接于锁存电路2042, 用以选择性地启动或关闭锁存电路2042,其中当输入信号Vinl、 VM产生一 电平转换时，使能电路2044会关闭锁存电路2042。
此外，在本实施例中，输入级电路202包含有一N型晶体管Mp其具 有一栅极端N！用来接收输入信号Vinl、 Vin2中的一输入信号Vinl,以及一源 极端耦接于接地电压Vss;以及一N型晶体管M2，其具有一栅极端N2用来
接收输入信号Vim、 Vin2中的另一输入信号Vin2，以及一源极端耦接于接地 电压Vss。此外，在本实施例中输入信号Vinl的相位是反相于输入信号Vin2 的相位。使能电路2044包含有一P型晶体管M3，其具有一栅极端(亦即端 点N3)用来接收一使能控制信号Sen,以及一漏极端耦接于N型晶体管M！ 的一漏极端(亦即一输出端N。,)；以及一P型晶体管M4，其一栅极端耦接于 端点N3以用来接收使能控制信号Sen，以及一漏极端耦接于N型晶体管M2 的一漏极端(亦即一输出端N。2)。锁存电路2042包含有一P型晶体管Ms， 其具有一栅极端耦接于N型晶体管M2的该漏极端(亦即一输出端N。2)， 一 漏极端N4耦接在P型晶体管M3的一源极端，以及一源极端耦接于第二电 源电压V旭；以及一P型晶体管M6，其具有一栅极端耦接于N型晶体管 Mi的该漏极端(亦即一输出端NQl)， 一漏极端N5耦接在P型晶体管M4的一 源极端，以及一源极端耦接于第二电源电压Vdd2。
请参考图3。图3是图2所示的实施例信号电平转换电路200的输入信 号Vim、使能控制信号Sen、输出信号V。,、 V。2的时序图。依据本发明的实 施例，当使能电路2044于输入信号V^产生该电平转换之前即关闭锁存电 路2042，直到输入信号Vinl产生该电平转换之后才重新启动锁存电路2042。 更确切地说，当输入信号Vw将在一时间点丁2由接地电压Vss转态至第一 电源电压Vddl时，使能控制信号Sen会预先在一时间点Ti从接地电压Vss
转态至第二电源电压Vdd2。当使能控制信号S^为第二电源电压V旭时，P
型晶体管M3、 M4均会关闭，使得锁存电路2042的锁存路径被断开而无法 进行锁存的操作。此外，使能电路2044亦断开了第二电源电压Vdd2与输出 端N。,、 N。2之间的电流路径。依据本发明的实施例，在时间点T,之前，由 于输入信号Vinl是接地电压Vss,因此输出信号v。i、 V。2分别是第二电源电 压Vdd2以及接地电压Vss。当输入信号Vim在时间点丁2从接地电压Vss转态至第一电源电压V训时，由于第二电源电压Vdd2与输出端N。i之间的电流
路径已经被P型晶体管M3断开了 ，因此N型晶体管Mi就会大致在时间点T2将输出端N。！上的输出信号V。i从第二电源电压Vdd2放电至接地电压Vss。
另一方面，由于第二电源电压Vdd2与输出端N。2之间的电流路径被P型晶体管M4断开了 ，因此输出端N。2上的输出信号V。2不会马上在时间点丁2就
被充电至第二电源电压vdd2，而会暂时维持于接地电压vss。待使能控制信
号Sen在一时间点T3转态至接地电压Vss时，P型晶体管M3、 M4重新启动，第二电源电压Vdd2与输出端N。2之间的电流路径就重新被建立起来了。因
此，输出端N。2上的输出信号V。2就会在时间点T3时被充电至第二电源电
压Vdd2。换句话说，当使能控制信号Sen在时间点丁3转态至接地电压Vss时，
信号V。" V。2进行锁存，进而使得输出信号v。,被放电至接地电压vss，以
及输出信号V。2被充电至第二电源电压Vdd2。
同理，当输入信号Vinl将在一时间点T5由第一电源电压Vddl转态至接
地电压V^时，使能控制信号Sen会预先在一时间点T4从接地电压Vss转态至第二电源电压V旭。当使能控制信号S印为第二电源电压V旭时，P型晶
体管M3、 M4均会关闭，使得锁存电路2042的锁存路径被断开而无法进行锁存的操作。此外，使能电路2044亦断开了第二电源电压V旭与输出端NQl、 N。2之间的电流;洛径。如图3所示，在时间点T5之前，由于输入信号Vim是第一电源电压Vddl,因此输出信号V。" V。2分别是接地电压Vm以及
第二电源电压Vdd2。当输入信号V^在时间点丁5从第一电源电压V础转态
至接地电压Vss时，由于第二电源电压Vdd2与输出端N。2之间的电流路径已经被P型晶体管M4断开了，因此N型晶体管M!就会大致在时间点Ts将
输出端N。2上的输出信号V。2从第二电源电压Vdd2放电至接地电压Vss。另
一方面，由于第二电源电压Vdd2与输出端H^之间的电流路径被P型晶体管M3断开了 ，因此输出端Ncl上的输出信号VQl不会马上在时间点T5就被充电至第二电源电压Vdd2,而会暂时维持于接地电压Vss。待使能控制信号
Sen在一时间点丁6转态至接地电压Vss时，P型晶体管M3、 M4重新启动，
第二电源电压Vdd2与输出端N。i之间的电流路径就重新被建立起来了。因此，输出端N。,上的输出信号V^就会在时间点丁6时被充电至第二电源电
压Vdd2。换句话说，当使能控制信号Sen在时间点丁6转态至接地电压Vss时，锁存电路2042就可以配合输入级电路202对输出端N。,、 N。2上分别的输出信号V。pV。2进行锁存，进而使得输出信号V。j皮充电至第二电源电压Vdd2,以及输出信号V。2被放电至接地电压Vss。
从以上对本发明实施例所公开的操作过程可以得知，在输入信号Vinl、Vin2处于转态时，锁存电路2042的锁存路径是被断开的，如此一来，输入级电路202对输出端N。p N。2上分别的输出信号V。！、 V。2进行转态时就不需利用大电流的方式来强迫输出信号Vcl、 V。2切换电压电平，而仅需利用一较小的电流对输出端N。,、 N。2上其中一个输出信号进行放电动作就可以
将该输出信号进行转态了 。而待使能控制信号Sen转态至接地电压Vss时，
锁存电路2042就可以将另一个输出信号锁存于另一电压电平上。如此一来，本发明信号电平转换电路200不仅可以增加输出信号VQl、 V。2转态的速度，输入级电路202的N型晶体管M!、 M2以及锁存电路2042的P型晶体管M5、 M6亦可以利用较小的宽度和长度来实作了，进而降低信号电平转换电
路200的成本。另一方面，由于在输入信号V^、 Vin2处于转态时，第二电源电压V旭与接地电压VM之间是处于开路的状态，因此本发明信号电平转
换电^各200亦可以达到减少转态漏电流的效果。
请参考图4。图4所示依据本发明一种信号电平转换电路400的一第二实施例示意图。信号电平转换电路400包含有一输入级电路402以及一输出信号锁存电路404，其中输出信号锁存电路404包含有一锁存电路4042以及一使能电路4044。此外，信号电平转换电路400还包含有 一反相器406 ，其用来将一输入信号Vinl'进行反相操作以产生另一输入信号Vin2'，而反相器406操作于一电源电压Vdd和一第一接地电压Vss!之间。输入级电路402用来接收输入信号Vinl'、 Vin2'，其中输入信号Vinl'、 Vin2的电平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于电源电压Vdd和第一接地电压V^'之间；以及输出信号锁存电路404串接(Cascoded)于输入级电路402。锁存电路4042依据输入信号Vinl'、 Vin2'来产生一输出
信号v。,'、 v。2'，其中输出信号v。r、 v。2'的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于电源电压vdd和一第二接地电压vss2'之间，其中
第二接地电压Vss2比第一接地电压Vssl'低。使能电路4044耦接于锁存电路4042,用以选择性地启动或关闭锁存电路4042,其中当输入信号Vinl'、
12Vin2产生一电平转换时，使能电路4044会关闭锁存电路4042。
此外，在本实施例中，输入级电路402包含有一P型晶体管M。其具有一栅极端Nr用来接收输入信号Vinl'、 Vin2中的一输入信号Vinl'，以及一源极端耦接于电源电压Vdd;以及一 P型晶体管M2'，其具有一栅极端N2'用来接收输入信号Vinl'、 Vin2中的另一输入信号Vin2'，以及一源极端耦接于电源电压Vdd。此外，在本实施例中输入信号Vinl'的相位是反相于输入信号Vin2的相位。使能电路4044包含有一N型晶体管M3'，其具有一栅极端(亦即端点N3')用来接收一使能控制信号Sen ，以及一漏极端耦接在P型晶体管M!'的一漏极端(亦即一输出端N。f);以及一N型晶体管M4'，其一栅极端耦接于端点N3'以用来接收使能控制信号Sen ,以及一漏极端耦接在P型晶体管M2'的一漏极端(亦即一输出端N。2')。锁存电路4042包含有一 N型晶体管M5'，其具有一栅极端耦接在P型晶体管M2的该漏极端(亦即一输出端N。2')， 一漏极端N4耦接于N型晶体管M3'的一源极端，以及一源极端耦接于第二接地电压Vss2;以及一N型晶体管M6'，其具有一栅极端耦接在P型晶体管的该漏极端(亦即一输出端NQl'), —漏极端N5'
耦接于N型晶体管M4'的一源极端，以及一源极端耦接于第二接地电压Vss2。
请参考图5。图5是图4所示的实施例信号电平转换电路400的输入信
号Vin。使能控制信号Sen、输出信号V。。
V。2'的时序图。依据本发明的
实施例，当使能电路4044于输入信号Vinr产生该电平转换之前即关闭锁存电路4042,直到输入信号Vinl'产生该电平转换之后才重新启动锁存电路4042。更确切地说，当输入信号Vinl'将在一时间点T2，由第一接地电压Vssl'转态至电源电压Vdd时，使能控制信号Sen会预先在一时间点TV从电源电压Vdd转态至第二接地电压Vss2'。当使能控制信号Sen为第二接地电压Vss2'时，N型晶体管M3'、 M4均会关闭，使得锁存电路4042的锁存路径被断开而无法进行锁存的操作。此外，使能电路4044亦断开了第二接地电压V^与输出端N。。 N。2'之间的电流路径。依据本发明的实施例，在时间点TV之前，由于输入信号Vim'是第一接地电压Vssl'，因此输出信号VQl'、V。2分别是电源电压Vdd'以及第二接地电压Vss2'。当输入信号Vinl'在时间点TV从接第一接地电压V^转态至电源电压Vdd'时，由于第二接地电压Vss2与输出端N。2'之间的电流路径已经被P型晶体管M4断开了 ，因此P型晶体管M2'就会大致在时间点T2'将输出端N。2上的输出信号V。2'从第二4妻地电压Vss2'充电至电源电压Vdd'。另一方面，由于第二接地电压Vss2'
与输出端N。!'之间的电流路径被P型晶体管M3'断开了，因此输出端N。卩上的输出信号Vcl'不会马上在时间点T2'就被放电至第二接地电压Vss2'，而会暂时维持于电源电压Vdd 。待使能控制信号Sen在一时间点T3'转态至电源电压Vdd'时，N型晶体管M3'、 M4'重新启动，第二接地电压Vss2'与输出端Nw之间的电流路径就重新被建立起来了。因此，输出端N。f上的输出信号v。r就会在时间点T3'时被放电至第二接地电压Vss2 。换句话说，当使能控制信号Sen ^时间点T3'转态至电源电压Vdd时，锁存电路4042就可以配合输入级电路402对输出端N。。 N。2'上分别的输出信号V。r、 V。2'进行锁存，进而使得输出信号V。2'被充电至电源电压Vdd,以及输出信号V。,' ;f皮放电至第二接地电压Vss2'。
同理，当输入信号Vinl'将在一时间点T5'由电源电压Vdd'转态至第一
接地电压vssl'时，使能控制信号sen会预先在一时间点t4从电源电压vdd转态至第二接地电压vss2'。当使能控制信号sen为第二接地电压vss2'时，
N型晶体管M3'、 M4均会关闭，使得锁存电路4042的锁存路径被断开而无法进行锁存的操作。此外，使能电路4044亦断开了第二接地电压Vss2与输出端N。r、 N。2'之间的电流路径。如图5所示，在时间点TV之前，由
于输入信号vinl'是电源电压vdd ，因此输出信号v。r、 v。2'分别是第二接
地电压Vss2'以及电源电压Vdd。当输入信号Vuu在时间点TV从电源电压Vdd转态至第一接地电压Vssl'时，由于第二电压Vss2'与输出端N。!'之间的电流路径已经被N型晶体管M3'断开了 ，因此P型晶体管M卩就会大致在时间点T5'将输出端Ncl'上的输出信号V"从第二接地电压Vss2'充电至电源电压V"。另一方面，由于第二接地电压Vss2'与输出端N。2'之间的电流路径被N型晶体管M4断开了，因此输出端N。2'上的输出信号V。2'不会马上在时间点T5'就被放电至第二接地电压Vss2'，而会暂时维持于电源电压Vdd 。待使能控制信号Sen在一时间点T6转态至电源电压Vdd时，N型晶体管M3'、 M4'重新启动，第二接地电压Vss2'与输出端N。2'之间的电流路径
就重新被建立起来了。因此，输出端N。2'上的输出信号V。2'就会在时间点T6时被放电至第二接地电压Vss2'。换句话说，当使能控制信号Sen在时间
点T6'转态至电源电压Vdd'时，锁存电路4042就可以配合输入级电路402对输出端N。r、 N。2上分别的输出信号v。r、 V。2'进行锁存，进而使得输出
14信号v。2'被放电至第二接地电压Vss2 ,以及输出信号VQl'被充电至电源电
压vdd。
请注意，本领域技术人员在阅读完以上对本发明第二实施例信号电平
转换电路400所公开的操作过程后，应可轻易了解本发明第二实施例亦可得到小面积，转态速度快，以及减少转态漏电流的效果，故在此不另赘述。请参考图6。图6所示依据本发明一种信号电平转换电路600的一第三实施例示意图。信号电平转换电路600包含有一输入级电路602以及一输出信号锁存电路604,其中输出信号锁存电路604包含有一锁存电路6042以及一使能电路6044。此外，信号电平转换电路600还包含有一反相器606,其用来将一输入信号Vin广进行反相操作以产生另一输入信号Vin2",而反相器606操作于一第一电源电压Vddl"和一接地电压Vss"之间。输入级电路602用来接收输入信号Vinl''、 Vin2，'，其中输入信号Vi。r'、 VM'的电平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于第一电源电压Vdd广和接地电压Vss'之间；以及输出信号锁存电路604串接(Cascoded)于输入级电路602。锁存电路6042依据输入信号Vinl" 、 Vin2"
来产生一输出信号v。r'、 v。2"，其中输出信号v。r'、 v。2"的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。
在本实施例中，该第二预定电平范围介于一第二电源电压Vdd2'和接地电压
、"之间,其中第二电源电压Vdd2"比第一电源电压Vddl"高。使能电路6044耦接于锁存电路6042，用以选择性地启动或关闭锁存电路6042，其中当输入信号Vin广、VM'产生一电平转换时，使能电路6044会关闭锁存电路6042。相较于图2所示的信号电平转换电路200，信号电平转换电路600以二传输闸(Transmission gate)来实现使能电路6044,如图6所示。因此，使能电路6044除了 P型晶体管My'、 MV'夕卜，还包含有N型晶体管M7''、 M8"，其中P型晶体管M3"、 M4'的栅极端耦接于使能控制信号Sen'，而N型晶体管M7'、 M8"的栅极端耦接于与使能控制信号Sen'反相的一反相使能控
制信号Se油'。另一方面，依据本发明的该第三实施例，输出信号V。广在P
型晶体管M3"的一源极端(亦即一输出端N。卩')输出，而输出信号V。2"在P型晶体管M4"的一源极端(亦即一输出端N。2'')输出，其目的在于使得输出信号V。广与输出信号V。2'之间的信号摆幅(Signal swing)可以达到最大，亦即Vdd2'-Vss"。请参考图7。图7是图6所示的实施例信号电平转换电路600的输入信号vinl"、使能控制信号sen'、反相使能控制信号senb'、
输出信号V。广、V。2'的时序图。相似于上述所公开的第一和第二实施例，
当第三实施例的使能电路6044于输入信号Vinl"产生该电平转换之前即关闭锁存电路6042,直到输入信号Vinr'产生该电平转换之后才重新启动锁存电路6042。更确切地说，当输入信号Vim'，将在一时间点T2"由接地电压
V^转态至第一电源电压Vdd广时，使能控制信号Sen'会预先在一时间点
T广从接地电压Vss"转态至第二电源电压Vdd2',而反相使能控制信号Senb'亦会预先在时间点T广从第二电源电压Vdd2'转态至接地电压Vss''。如此一来，锁存电路6042的锁存路径被断开而无法进行锁存的操作，使得输入级电路602的N型晶体管M广、M2"能以较低的电流就可以将输出信号V。广、V。2"进行转态。反之，当输入信号Vinl"将在一时间点T5"由第一电源电压
Vdd广转态至接地电压VJ时，使能控制信号Sen'会预先在一时间点T4'从接地电压Vss"转态至第二电源电压Vdd2 ',而反相使能控制信号Senb '亦
会预先在时间点iV'从第二电源电压Vdd2'转态至接地电压vss"。同理，锁
存电路6042的锁存路径被断开而无法进行锁存的操作，使得输入级电路602的N型晶体管M广、M2"能以较低的电流就可以将输出信号V。广、V。2'进行转态。请注意，本领域技术人员在阅读完上述所公开的第一、第二实施例后，再配合图7,必可了解图6信号电平转换电路600的电路细部运作，故在此不详细说明信号电平转换电路600的电路细部运作。
请参考图8。图8所示依据本发明一种信号电平转换电路800的一第四实施例示意图。信号电平转换电^各800包含有一输入级电路802以及一输出信号锁存电路804，其中输出信号锁存电路804包含有一锁存电路8042以及一使能电路8044。此外，信号电平转换电路800还包含有一反相器806,其用来将一输入信号Vinl'"进行反相操作以产生另一输入信号Vin2'"，而反相器806操作于一电源电压Vdd"和一第一接地电压Vssl'"之间。输入级电
路802用来接收输入信号Vinl"'、 Vin2",其中输入信号Vin广'、Vin2"的电
平落于一第一预定电平范围之中，而在本实施例中，该第一预定电平范围介于电源电压Vdd''和一第一接地电压Vssl'"之间；以及输出信号锁存电路804串接(Cascoded)于输入级电路802。锁存电路8042依据输入信号Vinl'"、
Vin2'"来产生一输出信号v。r"、 v。2"，其中输出信号v。r"、 v。2…的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围。在本实施例中，该第二预定电平范围介于一电源电压Vdd''和第二接地电压Vss2…之间，其中第二接地电压Vss2'"比第一接地电压V^"低。
使能电路8044耦接于锁存电路8042，用以选择性地启动或关闭锁存电路8042,其中当输入信号Vinl'"、 Vin2'"产生一电平转换时，使能电路8044会关闭锁存电路8042。
相较于图4所示的信号电平转换电路400，信号电平转换电路800以二传输闸(Transmission gate)来实现使能电路8044,如图8所示。因此，使能电路8044除了 N型晶体管M3"'、M4"'外，还包含有P型晶体管M7"'、M8'",其中N型晶体管M3'"、 M4"'的栅极端耦接于使能控制信号Sen",而P型晶体管M7"'、 M8"'的栅极端耦接于与使能控制信号Sen…反相的一反相使
能控制信号Senb…。另一方面，依据本发明的该第四实施例，输出信号V。广'
于N型晶体管M3'"的一源极端(亦即一输出端N。r")输出，而输出信号V。2"'于N型晶体管Mr'的一源极端(亦即一输出端N。2'")输出，其目的在于使得输出信号V。广'与输出信号V。2"'之间的信号摆幅(Signal swing)可以达到最大，亦即Vdd''-Vss2'"。请参考图9。图9是图8所示的实施例信号电平转换电路800的输入信号Vinl'"、使能控制信号Sen''、反相使能控制信号Senb"、输出信号V。广'、V。2'"的时序图。相似于上述所公开的第一、第二和第三实施例，当第四实施例的使能电路8044于输入信号Vinl"产生该电平转换之前即关闭锁存电路8042，直到输入信号Vinl"'产生该电平转换之后才重新启动锁存电路8042。更确切地说，当输入信号V^…将在一时间点T2''由第一接地电压Vssl'"转态至电源电压Vdd"'时，使能控制信号Sen"会预先在一时间点T广'从电源电压Vdd'"转态至一第二接地电压Vss2",而反相使能控制信号Senb"亦会预先在时间点T广'从第二接地电压Vss2 "转态至电源电压Vdd''。如此一来，锁存电路8042的锁存路径#1断开而无法进行锁存的操作，使得输入级电路802的P型晶体管M广'、M2'"能以较低的
电流就可以将输出信号v。r"、 v。2'"进行转态。反之，当输入信号Vinr"将在一时间点TV"由电源电压Vdd…转态至第一接地电压Vssr"时，使能控制
信号Sen"会预先在一时间点TV"从电源电压Vdd…转态至第二接地电压Vss2'"，而反相使能控制信号Senb'"亦会预先在时间点T4"从第二接地电压Vss2"转态至电源电压Vdd"'。同理，锁存电路8042的锁存路径被断开而无法进行锁存的操作，使得输入级电路802的P型晶体管Mr"、 M2'"能以较低的电流就可以将输出信号V。广'、V。2"进行转态。请注意，本领域技术人 员在阅读完上述所公开的第一、第二、第三实施例后，再配合图9，必可了
解图8信号电平转换电路800的电路细部运作，故在此不详细说明信号电 平转换电路800的电路细部运作。
请参考图10。图IO所示依据本发明一种信号电平转换电路IOOO的一 第五实施例示意图。信号电平转换电路1000包含有一输入级电路1002、 一 输出信号锁存电路1004、 一反相器1008以及一控制电路1010,其中输入 级电路1002包含有N型晶体管M广"、M2"'，， 输出信号锁存电路1004包 含有P型晶体管M3…'、M4'"'、 Ms…'、M6'"，其耦接关系如图IO所示。相 较于上述所公开的实施例，信号电平转换电路IOOO还包含有控制电路1010 用来依据一输入信号Vinl'"'来产生一使能控制信号Sen "'，其中使能控制信 号Sen…'耦接在P型晶体管M5'"'、 M6'"'的栅极端。相似于上述所公开的实
施例，控制电路ioio会检测输入信号vinr'"，并于输入信号v^产生该电
平转换之前输出使能控制信号Sen'"以控制使能电路10044来关闭锁存电路 10042，直到输入信号Vim产生该电平转换之后才重新启动锁存电路10042, 以达到上述实施例中所公开的功效。请注意，本领域技术人员应可了解， 图10所示信号电平转换电路1000的控制电路1010亦可以组合至上述的第 一、第二、第三以及第四实施例中，以产生其相对应的实施例，其亦为本 发明的范畴所在，故在此不另赘述。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均 等变化与修饰，皆应属本发明的涵盖范围。
18
权利要求
1.一种信号电平转换电路，包含有一输入级电路，用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中；以及一输出信号锁存电路，串接于该输入级电路，包含有一锁存电路，用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围；以及一使能电路，耦接于该锁存电路，用以选择性地启动或关闭该锁存电路，其中当该输入信号产生一电平转换时，该使能电路会关闭该锁存电路。
2. 如权利要求1所述的信号电平转换电路，其中该使能电路在该输入 信号产生该电平转换之前即关闭该锁存电路，直到该输入信号产生该电平 转换之后才启动该锁存电^f各。
3. 如权利要求1所述的信号电平转换电路，其中该使能电路包含有 一开关电路，用以依据一使能控制信号来选择性地启动或关闭该锁存电3各；以及一控制电路，耦接于该开关电路，用以产生该使能控制信号。
4. 如权利要求3所述的信号电平转换电路，其中该输入级电路包含有 一第一输入晶体管，其具有一栅极端用来接收该输入信号中的一第一相位输入信号，以及一源极端耦接于一第一参考电压源；以及一第二输入晶体管，其具有一栅极端用来接收该输入信号中与该第一相位输入信号反相的一第二相位输入信号，以及一源极端耦接于该第一参考电压源；该开关电路包含有一第一开关晶体管，其具有一栅极端用来接收该使能控制信号，以及一第一连接端耦接于该第一输入晶体管的一漏极端；以及一第二开关晶体管，其具有一栅极端用来接收该使能控制信号，以及一第一连接端耦接于该第二输入晶体管的一漏极端；以及 该锁存电路包含有一第 一锁存晶体管，其具有 一栅极端耦接于该第二输入晶体管的该 漏极端， 一漏极端耦接于该第一开关晶体管的一第二连接端，以及一源极端耦接于一第二参考电压源；以及一第二锁存晶体管，其具有一栅极端耦接于该第 一输入晶体管的该漏极端， 一漏极端耦接于该第二开关晶体管的一第二连接端，以及一源极 端耦接于该第二参考电压源。
5. 如权利要求4所述的信号电平转换电路，其中该第一锁存晶体管、 该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为P型场效 应晶体管，而该第一输入晶体管和该第二输入晶体管均为N型场效应晶体 管。
6. 如权利要求4所述的信号电平转换电路，其中该第一锁存晶体管、 该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为N型场效 应晶体管，而该第一输入晶体管和该第二输入晶体管均为P型场效应晶体管。
7. 如权利要求4所述的信号电平转换电路，其中该第一开关晶体管的 该栅极端接收该使能控制信号中一第一相位使能控制信号，该第二开关晶 体管的该栅极端接收该第一相位使能控制信号，以及该开关电路还包含有一第三开关晶体管，其具有一栅极端用来接收该使能控制信号中反相 于该第一相位使能控制信号的一第二相位使能控制信号， 一第一连接端耦 接于该第一输入晶体管的该漏极端，以及一第二连接端耦接于该第一锁存 晶体管的该漏极端；以及一第四开关晶体管，其具有一栅极端用来接收该第二相位使能控制信 号， 一第一连接端耦接于该第二输入晶体管的该漏极端，以及一第二连接 端耦接于该第二锁存晶体管的该漏极端，其中该第一、第三开关晶体管包 含有一P型场效应晶体管与一N型场效应晶体管，以及该第二、第四开关 晶体管包含有一 P型场效应晶体管与一 N型场效应晶体管。
8. 如权利要求4所述的信号电平转换电路，其中该第一参考电压源的 电压电平高于该第二参考电压源的电压电平。
9. 如权利要求4所述的信号电平转换电路，其中该第二参考电压源的 电压电平高于该第一参考电压源的电压电平。
10. —种信号电平转换电路，包含有一输入级电路，用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中，且该输入级电路包含有一第一输入晶体管，其具有一栅极端用来接收该输入信号中的一第一 相位输入信号，以及一源极端耦接于一第一参考电压源；以及一第二输入晶体管，其具有一栅极端用来接收该输入信号中与该第一 相位输入信号反相的一第二相位输入信号，以及一源极端耦接于该第一参 考电压源；一输出信号锁存电路，串接于该输入级电路，包含有一锁存电路，用来依据该输入信号来产生一输出信号，其中该输出 信号的电平落于一第二预定电平范围之中，该第二预定电平范围不同于该 第一预定电平范围，且该锁存电路包含有一第一锁存晶体管，其具有一栅极端耦接于该第二输入晶体管的该 漏极端，以及一源极端耦接于一第二参考电压源；以及一第二锁存晶体管，其具有一栅极端耦接于该第一输入晶体管的该 漏极端，以及一源极端耦接于该第二参考电压源；以及 一开关电路，包含有 '一第一开关晶体管，其具有一栅极端用来接收一使能控制信号，一 第一连接端耦接于该第一输入晶体管的一漏极端，以及一第二连接端耦接 于该第 一锁存晶体管的该漏极端，其中该第 一开关晶体管的该栅极端并未 连接于该第一开关晶体管的该第一连接端；以及一第二开关晶体管，其具有一栅极端用来接收该使能控制信号，一 第一连接端耦接于该第二输入晶体管的一漏极端，以及一第二连接端耦接 于该第二锁存晶体管的该漏极端，其中该第二开关晶体管的该栅极端并未连接于该第二开关晶体管的该第一连接端。
11. 如权利要求IO所述的信号电平转换电路，其中该第一锁存晶体管、 该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为P型场效 应晶体管，而该第一输入晶体管和该第二输入晶体管均为N型场效应晶体管。
12. 如权利要求IO所述的信号电平转换电路，其中该第一锁存晶体管、 该第二锁存晶体管、该第一开关晶体管和该第二开关晶体管均为N型场效 应晶体管，而该第一输入晶体管和该第二输入晶体管均为P型场效应晶体管。
13. 如权利要求IO所述的信号电平转换电路，其中该第一开关晶体管 的该栅极端接收该使能控制信号中一第一相位使能控制信号，该第二开关 晶体管的该栅极端接收该第一相位使能控制信号，以及该开关电路还包含 有一第三开关晶体管，其具有一栅极端用来接收该使能控制信号中反相 于该第一相位使能控制信号的一第二相位使能控制信号， 一第一连接端耦 接于该第一输入晶体管的该漏极端，以及一第二连接端耦接于该第一锁存 晶体管的该漏极端；以及一第四开关晶体管，其具有一栅极端用来接收该第二相位使能控制信 号， 一第一连接端耦接于该第二输入晶体管的该漏极端，以及一第二连接 端耦接于该第二锁存晶体管的该漏极端，其中该第一、第三开关晶体管包 含有一P型场效应晶体管与一N型场效应晶体管，以及该第二、第四开关 晶体管包含有一 P型场效应晶体管与一 N型场效应晶体管。
14. 如权利要求IO所述的信号电平转换电路，其中该第一参考电压源 的电压电平高于该第二参考电压源的电压电平。
15. 如权利要求IO所述的信号电平转换电路，其中该第二参考电压源的 电压电平高于该第一参考电压源的电压电平。
全文摘要
一种信号电平转换电路，包含有一输入级电路用来接收一输入信号，其中该输入信号的电平落于一第一预定电平范围之中；以及一输出信号锁存电路串接(Cascoded)于该输入级电路。该输出信号锁存电路包含有一锁存电路用来依据该输入信号来产生一输出信号，其中该输出信号的电平落于一第二预定电平范围之中，且该第二预定电平范围不同于该第一预定电平范围；以及一使能电路耦接于该锁存电路，用以选择性地启动或关闭该锁存电路，其中当该输入信号产生一电平转换时，该使能电路会关闭该锁存电路。
文档编号H03K19/0175GK101686047SQ20081016569
公开日2010年3月31日 申请日期2008年9月24日 优先权日2008年9月24日
发明者郑至刚 申请人:奕力科技股份有限公司