模拟数字转换装置及其方法
【专利摘要】本公开提供了一种模拟数字转换装置及其方法，该装置包括一主模拟数字转换器以及一辅模拟数字转换器。主模拟数字转换器用于将模拟输入信号转换成主数字数据，而辅模拟数字转换器用于将同一模拟输入信号转换成辅数字数据。主模拟数字转换器具有一第一分辨率以及一第一转换速度，而辅模拟数字转换器具有一第二分辨率以及一第二转换速度。其中第二分辨率低于第一分辨率，并且第二转换速度快于第一转换速度。主模拟数字转换器藉由执行连续渐进程序产生主数字数据。于此，连续渐进程序包括基于辅数字数据的值的快速追踪步骤。
【专利说明】模拟数字转换装置及其方法
【技术领域】
[0001] 本发明是关于一种连续渐进式暂存器（successive-approximation-register; SAR)模拟数字转换器（analog-to-digitalconverters;ADC)，特别是关于一种模拟数字 转换装置及其方法。
【背景技术】
[0002] SARADC已广泛地使用在许多应用中。SARADC是将模拟输入信号转换成数字输出 数据。SARADC具有一SAR控制器以及一数字模拟转换器（digital-to-analogconverter; DAC)。SAR控制器用于连续逼近，而DAC用于将数字码转换成电压。为了使SARADC具有高 分辨率的转换，通常需要使用高分辨率的DAC。这样于连续逼近时则需要的更多的步骤来更 新数字码，即，需要较长的时间来完成连续逼近，因而限制SARADC的转换速度。简言之，现 有技术难以达到同时具有高分辨率及高转换速度。
[0003] 于是，期望能提供一种装置及方法，其能提供具有在分辨率及转换速度之间的可 接受的平衡的SARADC。
【发明内容】
[0004] 本发明的模拟数字转换装置及其方法可允许一连续渐进式暂存器（successive-a pproximation-register;SAR)模拟数字转换器能具有转换速度及分辨率之间的可接收的 平衡。
[0005] 在一实施例中，一种模拟数字转换装置包括一主模拟数字转换器以及一辅模拟数 字转换器。主模拟数字转换器用于将模拟输入信号转换成主数字数据，而辅模拟数字转换 器用于将同一模拟输入信号转换成辅数字数据。主模拟数字转换器具有一第一分辨率以及 一第一转换速度，而辅模拟数字转换器具有一第二分辨率以及一第二转换速度。其中第二 分辨率低于第一分辨率，并且第二转换速度快于第一转换速度。
[0006] 其中，主模拟数字转换器藉由执行连续渐进程序产生主数字数据。于此，连续渐进 程序包括基于辅数字数据的值的快速追踪步骤。
[0007] 在一实施例中，一种模拟数字转换方法，包括：将模拟输入信号转换成主数字数 据、将同一模拟输入信号转换成辅数字数据、以及执行包括基于辅数字数据的值的一快速 追踪步骤的一第一程序。于此，主模拟数字转换器具有一第一分辨率以及一第一转换速度， 而辅模拟数字转换器具有一第二分辨率以及一第二转换速度。其中第二分辨率低于第一分 辨率，并且第二转换速度快于第一转换速度。
[0008] 在一实施例中，一种模拟数字转换方法包括：接收一模拟输入信号、取样模拟输入 信号来产生一第一电压、使用一数字模拟转换器依据一数字码产生一第二电压、依据第一 电压与第二电压之间的差的极性连续地更新数字码以造成第二电压逼近第一电压、以及藉 由依据一辅数字模拟转换器的输出直接更新数字码来越过数字码的连续地更新步骤。
[0009] 在一些实施例中，较高分辨率但较低速度的主模拟数字转换器利用较低分辨率但 较高速度的辅模拟数字转换器来启动加载连续渐进程序来连续渐进取样的模拟输入信号。
[0010] 在一些实施例中，模拟数字转换方法可包括连续执行较高分辨率但较低速度的模 拟数字转换以及较低分辨率但较高速度的模拟数字转换、以及利用较低分辨率但较高速度 的模拟数字转换的结果透过越过具有多个步骤的连续渐进程序中的至少一步骤来加速连 续渐进程序。其中，较高分辨率但较低速度的模拟数字转换是基于连续渐进程序。
【专利附图】
【附图说明】
[0011] 图1为根据本发明一实施例的连续渐进式暂存器（successive-approximation-r egister;SAR)模拟数字转换器的示意图。
[0012] 图2为实现图1中的取样保持电路、数字模拟转换器、加总电路的整合功能的数字 模拟转换电路的一实施例的不意图。
[0013] 图3为在主模拟数字转换器（analog-to-digitalconverters;ADC)接收辅模拟 数字转换器的帮助的范例下，图2中的数字模拟转换电路的范例波形的示意图。
[0014] 图4为图1的主ADC利用辅ADC的输出时所使用的逻辑表的一实施例的示意图。
[0015] 图5为图1的主ADC的运作流程图。
[0016] 附图标记
[0017] 100模拟数字转换装置
[0018] 110主数字模拟转换器
[0019] 111取样保持电路
[0020] 112数字模拟转换器
[0021] 113加总电路
[0022] 114比较器
[0023] 115启动加载式SAR控制器
[0024] 120 辅ADC
[0025]VIN模拟输入信号
[0026]DOTT主数字数据
[0027]DAUX辅数字数据
[0028]DONE逻辑信号
[0029] \第一电压
[0030]V2第二电压
[0031]V3第三电压
[0032]Vx共模电压
[0033]Dx决策/[目号
[0034]D数位码
[0035] 200数字模拟转换电路
[0036] 210取样开关
[0037] 220 电容数组
[0038] 230DAC开关电路
[0039] 231 ?238DAC开关
[0040]Q?C8 电容
[0041]Ni?N8内部电路节点
[0042]Di?D8 子码
[0043]VE正参考电压
[0044] _VK负参考电压
[0045]Nx共同电路节点
[0046]SAMP取样信号
[0047] 501 开始
[0048] 503 初始化{DpDpuDj为0
[0049] 505在Q?C8上取样VIN
[0050] 507 将n设为 8
[0051] 509 n是否为 0?
[0052] 511n是否大于4及DONE是否为1 ?
[0053] 513 侦测Dx
[0054] 515 基于Dx 更新 Dn
[0055] 517等待电容稳定
[0056] 519 n减去 1
[0057]521 基于DAUX更新{DpDpuDj
[0058] 522 将n设为 5
[0059] 523 侦测Dx
[0060]525 基于Dx更新 D0
[0061]527 基于{D8、D7、、、Dj或基于{D8、D7、、、D。}计算Dout
[0062]n内部变数
[0063]D。子码
[0064]Dn子码
[0065] 320 ?324、326 ?328 时间点
【具体实施方式】
[0066] 以下的详细描述系参照附图，藉由【专利附图】
【附图说明】，揭露本发明各种可实行的实施例。所 记载的实施例是明确且充分揭露，以致使所属【技术领域】中具有通常知识者能据以实施。不 同的实施例间并非相互排斥，某些实施例可与一个或一个以上的实施例进行合并而成为新 的实施例。因此，下列详细描述并非用于限定本发明。
[0067]图1是根据本发明一实施例的模拟数字转换装置的功能方块图。参照图1，模拟数 字转换装置1〇〇包括一主数字模拟转换器（analog-to-digitalconverters;ADC) 110以及 一辅ADC120。
[0068] 主ADC110接收一模拟输入信号VIN并输出主数字数据DQUT。辅ADC120接收同一 模拟输入信号VIN，但输出辅数字数据DAUX以及一逻辑信号DONE。于此，逻辑信号DONE用于 信号通知模拟数字转换执行完成。来自辅ADC120的逻辑信号DONE会提供给主ADC110 以启动加载（bootstrap)主ADC110的模拟数字转换。来自主ADC110的主数字数据Dqut 与来自辅ADC120的辅数字数据DAUX均为同一模拟输入信号VIN的数字表示。
[0069] 然而，主ADC110与辅ADC120具有不同的模拟数字转换的分辨率。特别是，辅ADC 120的分辨率是低于主ADC110的分辨率。由于辅ADC120的分辨率较低，因此辅ADC120较主ADC110快完成模拟数字转换。在辅ADC120完成模拟数字转换后，辅ADC120拉起 (assert)逻辑信号DONE，并提供辅数字数据DAUX给主ADC110作为主数字数据DOTT的粗估 值，藉以允许主ADC110跳过不必要的转换步骤，因而增加整体转换速度。
[0070]于此，主ADC110 可为连续渐进式暂存器（successive-approximation-registe r;SAR)ADC。主ADC110 包括一取样保持（sample-and-hold;S/H)电路 111、一数字模拟转 换器（digital-to-analogconverter;DAC) 112、一加总电路 113、一比较器 114 以及一启动 加载式（bootstrapped)SAR控制器 115。
[0071] 取样保持电路111将模拟输入信号VIN取样成一第一电压VpDAC112将一数字 码D转换成一第二电压V2。加总电路113根据第一电压与第二电压V2产生一第三电压 V3。于此，第三电压V3代表第一电压％与第二电压^的间的差。比较器114根据第三电压 V3的极性的侦测结果（即，比较第三电压V3与接地准位）产生一决策信号Dx。启动加载式 SAR控制器115接收决策信号Dx、辅数字数据DAUX以及逻辑信号DONE、依照决策信号Dx、辅 数字数据DAUX以及逻辑信号DONE执行一连续渐进程序来连续地更新数字码D以使第二电 压V2逐渐逼近第一电压％、以及在连续渐进程序结束时基于数字码D的最终值产生主数字 数据DOTT。于连续渐进程序的执行期间，当逻辑信号DONE被拉起时，启动加载式SAR控制器 115以辅数字数据DAUX直接更新数字码D并跳过原本应执行的至少一连续渐进步骤。
[0072] 在一实施例中，参照图2,能藉由具有取样保持功能的数字模拟转换电路200来整 合并实现取样保持电路111、数字模拟转换器112及加总电路113的功能。数字模拟转换电 路200包括一取样开关210、一电容数组220以及一DAC开关电路230。
[0073] 举例来说，但不限于此，电容数组220包括八个电容Q?C8，并且电容Q?C8中 的每一者均具有一顶板和一底板。各电容Q?C8的顶板连接共同电路节点Nx，而各电容 q?C8的底板连接各自的内部电路节点。例如，电容q?C8的底板分别连接内部电路节 点&?N8。DAC开关电路230包括八个DAC开关231?238,并且DAC开关231?238分别 对应于电容Q?C8。数位码D为八个子码Di?D8的组合。子码Di?D8分别控制DAC开 关 231 ?238。
[0074] 在一实施例中，子码Di?D8中的每一者均具有3种可能值：「-1」、「0」、「1」。当子 码的值为「〇」时，对应的DAC开关将对应的内部电路节点连接至接地。当子码的值为「1」 时，对应的DAC开关将对应的内部电路节点连接至负参考电压-VK。而当子码的值为「_1」 时，对应的DAC开关将对应的内部电路节点连接至正参考电压VK。
[0075] 例如：当子码Di(D2、D3、、、或D8)的值为「0」时，对应的DAC开关231 (232、233、、、或 238)将对应的内部电路节点&(队、队、、、或N8)连接至接地。当子HDi(D2、D3、、、或D8)的 值为「1」时，对应的〇八(：开关231 (232、233、、、或238)将对应的内部电路节点&(队、队、、、 或队）连接至负参考电压-VK。当子HDi(D2、D3、、、或D8)的值为「_1」时，对应的DAC开关 231 (232、233、、、或238)将对应的内部电路节点队^队…或…连接至正参考电压乂^
[0076] 在（应用图2中的数字模拟转换电路200的图1中的主ADC110所执行的）模拟 数字转换的开始，所有子码Di?D8重置为「0」，因此所有内部电路节点&?N8连接至接地。
[0077] 在取样期间（此时，取样信号SAMP被拉起），共同电路节点Nx经由取样开关210 连接至模拟输入信号vIN，因而藉由电容Ci?c8取样模拟输入信号VIN。
[0078] 在取样信号SAMP未拉起的情况下，取样开关210打开，以及模拟输入信号VIN的准 位被保持并储存在电容(^?C8上；因而有效地实现图1中的取样保持电路111的功能。换 言之，图1中的第一电压 ' 是隐含且储存在电容Q?C8上。
[0079] 于连续渐进程序的执行期间，依据决策信号Dx(如图1所示）的值连续更新子码 D8、D7、D6、D5、D4、D3、D2、Di，以致使内部电路节点N8、N7、N6、N5、N4、N3、N2、&有条件地切换成 连接至正参考电压或负参考电压-VK ;因而有效地实现图1中的DAC112的功能。换言 之，图1中的第二电压V2为内隐式且储存在电容(^?(：8上。
[0080] 由于第一电压Vi及第二电压V2均为内隐式且储存在电容Ci?c8上，因此其隐含 地加总；因而有效地实现图1中的加总电路113的功能，并且在共同电路节点Nx的电压位 准（以下称的为共模电位^)则实现图1中的加总电路113的输出，即，第三电压V3。
[0081] 请参照回图1，在任一实施例中，使用辅ADC120来加速主ADC110的转换。因此， 辅ADC120的模拟数字转换的执行速度需快于主ADC110。
[0082] 在一实施例中，辅ADC120的分辨率低于主ADC110。举例而言，较低分辨率的ADC 使用较小的电容以加速比较及稳定（settling)，并且其可快于较高分辨率的ADC。辅ADC 120具有低于主ADC110的分辨率但快于主ADC110,以至于逻辑信号DONE会在主ADC110 完成转换的前被拉起。
[0083] 在一实施例中，辅ADC120为4位ADC，因此其分辨率小于主ADC110的4个最高有 效位（moresignificantbit;MSB)。亦即，辅数字数据DAlIX为主ADC110的4个最高有效 位的子码{D8、D7、D6、D5}的大概估计。
[0084] 图3为图2所示电路的范例波形的示意图。参照图1、图2和图3,在取样信号 SAMP被拉起的取样期间，第二电压V2内隐地为零，而第一电压％内隐地追踪模拟输入信号 VIN(此时即等于共模电位Vx)。在时间点320(此时取样信号SAMP未拉起），第一电压Vi内 隐地保持并且因此为共模电位^。然后，共模电位Vx的极性被解析为子码D8。在时间点 328,子码D8被解析为-1 (因共模电位Vx为负的）并更新，其导致DAC开关238将内部电 路节点N8连接至正参考电压VK(如图2所示），因而使得共模电位Vx更高。在每次按照子 码D8的值稳定共模电位Vx之后，共模电位Vx的极性被解析为子码D7。在时间点327,子码 D7被解析为1 (因共模电位Vx为正的）并更新，其导致DAC开关237将内部电路节点N7连 接至负参考电压(如图2所示），因而使得共模电位Vx更低。于每次按照子码D8的值稳 定的期间，辅ADC120完成其模拟数字转换。在时间点326,逻辑信号DONE被拉起并且辅 数字数据DAUX的值为可接受的。在这一刻，只有子码D8与子码D7被解析；然而，在辅数字数 据DAUX(其为子码{D8、D7、D6、DJ的大概估计）为可接受的时候，即可直接使用辅数字数据 DAUX来更新子码{08、07、0 6、05}。亦即，能跨过解析子码06、05的步骤，并且以基于辅数字数 据DAUX的值的"快速追踪"步骤取代这些解析步骤。反之，若辅数字数据DAUX不存在或不恰 当，则这些解析步骤都是必需的。
[0085] 在一实施例中，启动加载式SAR控制器115包括且使用图4所示的逻辑表，以按照 每个辅数字数据DAUX的值（0至15的4位数字）更新子码{D8、D7、D6、DJ。
[0086] 在另一实施例中，若逻辑表与在连续渐进程序中已解析的值（即在前述实施例 中，述及的子码{D8、D7})之间有不一致，依据图4所示的逻辑表则无法完全映像子码{D8、D7、D6、D5}。当侦测到不一致时，将维持已解析的值，并更新剩余的值（即，在前述实施例中 的子码{D6、D5})，以至于最小化子码{D8、D7、D6、D5}与辅数字数据DAUX的间的差异。
[0087] 举例而言，若子码{D8、D7}已解析为{-1、1}，但辅数字数据DAUX为8(依据图5的逻 辑表应映像为子码{08、0 7、06、05} = {1、-1、-1、-1})，因此维持子码{08、07}为{-1、1}并 更新子码{D6、D5}为{-1、-1}。即，将子码{D8、D7、D6、D5}设定成{-1、1、-1、-1}，并且在未 改变子码{D8、D7}的已解析值的下此结果最相近于辅数字数据DAUX为8。
[0088] 虽然辅数字数据DAUX与已由主ADC110解析的最高有效位的间的差异可能造成错 误的输出数据（即，主数字数据DOTT)，然而只要在主ADC110的最低有效位（在图2的实施例 中即对应子码Di-Dj的间实现及使用冗位（redundancy),此错误即能被容忍及修正。在 最低有效位使用冗位来修正最高有效位的误错的原则为本领域所熟知，故于此不再赘述。
[0089] 图1所示的启动加载式SAR控制器115为有限状态机制（finitestatemachine)。 图5为实现图1所示的启动加载式SAR控制器115的控制功能的一实施例的流程图。参照 图5,在ADC启动（步骤501)后，ADC初始化数位码D，即将子码{D8、D7、、、DJ均设为0(步 骤503)。然后，ADC以电容Q?C8取样模拟输入信号VIN取样在（例如：透过拉起然后未 拉起取样信号SAMP，如图2所示）（步骤505)。接着，ADC藉由将一内部变量n设定为8(表 示使用的电容数量）来开始连续渐进程序（步骤507)。
[0090] 然后，ADC检查内部变量n是否为0(步骤509);若内部变量n不为0,则表示连 续渐进程序尚未完成。并且，ADC检查内部变量n是否大于4以及逻辑信号DONE是否拉起 (步骤511)。若内部变量n不大于4或逻辑信号DONE未拉起，则侦测决策信号Dx的极性 (步骤513)并基于决策信号Dx的极性更新子码Dn(步骤515)。若内部变量n大于4且逻 辑信号DONE亦拉起，则直接基于辅数字数据DAUX更新子码{D8、D7、D6、D5}(步骤521)并将 内部变量n设为5 (步骤522)以表示子码D5已更新。
[0091] 在子码Dn或子码{D8、D7、D6、D5}更新（步骤515或步骤522)后，ADC等待电容Ci? C8稳定（步骤517)。然后，ADC减少内部变量n(步骤519)，例如：ADC将内部变数n减去 1。接着，循环回到检查内部变量n是否为0(步骤509);若内部变量n为0,则表示连续渐 进程序完成。然后，ADC基于子码{D8、D7、D6、D5}计算主数字数据DOTT的值（步骤527)。接 着，ADC藉由循环回到步骤503来继续往前执行下一模拟数字转换。
[0092] 在一实施例中，子码D。的值将被包括在计算主数字数据中。在一些实施例中， 主数字数据DOTT是依据下列公式计算。
【权利要求】
1. 一种模拟数字转换装置，包括： 一主模拟数字转换器，具有一第一分辨率以及一第一转换速度，以部分基于一辅数字 数据的值，将一模拟输入信号转换成一主数字数据；以及 一辅模拟数字转换器，具有一第二分辨率以及一第二转换速度，以将所述模拟输入信 号转换成所述辅数字数据； 其中，所述第二分辨率低于所述第一分辨率，并且所述第二转换速度快于所述第一转 换速度。
2. 根据权利要求1所述的模拟数字转换装置，其中所述主模拟数字转换器包括： 一启动加载式控制器，用于执行一第一程序来根据一决策信号以及所述辅数字数据更 新一数字码并且在所述第一程序结束时基于所述数字码的最终值产生所述主数字数据。
3. 根据权利要求2所述的模拟数字转换装置，其中所述主模拟数字转换器更包括： 一取样保持电路，用于将所述模拟输入信号取样成一第一电压； 一数字模拟转换器，用于将所述数字码转换成一第二电压； 一加总电路，用于产生一第三电压，其中所述第三电压的大小等于所述第一电压与所 述第二电压之间的差；以及 一比较器，用于基于所述第三电压的极性产生所述决策信号。
4. 根据权利要求3所述的模拟数字转换装置，其中所述比较器比较第三电压与一接地 准位来产生所述决策信号。
5. 根据权利要求2所述的模拟数字转换装置，其中所述辅模拟数字转换器更输出一逻 辑信号，并且所述启动加载式控制器在所述逻辑信号拉起时使用所述辅数字数据直接更新 所述数字码并越过至少一位的数字码的至少一解析步骤。
6. 根据权利要求5所述的模拟数字转换装置，其中所述启动加载式控制器基于一逻辑 表的值使用所述辅数字数据直接更新所述数字码。
7. 根据权利要求2所述的模拟数字转换装置，其中所述启动加载式控制器包括一有限 状态机制。
8. 根据权利要求1所述的模拟数字转换装置，其中所述辅模拟数字转换器为一快闪模 拟数字转换器或一连续渐进式暂存器模拟数字转换器。
9. 一种模拟数字转换方法，包括： 将一模拟输入信号转换成一主数字数据，其中所述主模拟数字转换器具有一第一分辨 率以及一第一转换速度； 将所述模拟输入信号转换成所述辅数字数据，其中所述辅模拟数字转换器具有一第二 分辨率以及一第二转换速度；以及 执行一第一程序，其中所述第一程序包括基于辅数字数据的值的一快速追踪步骤； 其中，所述第二分辨率低于所述第一分辨率，并且所述第二转换速度快于所述第一转 换速度。
10. 根据权利要求9所述的模拟数字转换方法，其中所述第一程序的执行步骤包括： 根据一决策信号以及所述辅数字数据更新一数字码；以及 在所述第一程序结束时基于所述数字码的最终值产生所述主数字数据。
11. 根据权利要求10所述的模拟数字转换方法，其中所述主数字数据的转换步骤包 括： 将所述模拟输入信号取样成一第一电压； 将所述数字码转换成一第二电压； 产生一第三电压，其中所述第三电压代表所述第一电压与所述第二电压之间的差；以 及 基于所述第三电压的极性产生所述决策信号。
12. 根据权利要求11所述的模拟数字转换方法，其中所述决策信号的产生步骤包括： 比较所述第三电压与一接地准位来产生所述决策信号。
13. 根据权利要求10所述的模拟数字转换方法，其中所述数字码的更新步骤包括： 在所述逻辑信号拉起时使用所述辅数字数据直接更新所述数字码；以及 越过至少一位的数字码的至少一解析步骤。
14. 根据权利要求13所述的模拟数字转换方法，其中所述数字码的更新步骤包括： 基于一逻辑表的值使用所述辅数字数据直接更新所述数字码。
15. -种模拟数字转换方法，包括： 接收一模拟输入信号； 取样所述模拟输入信号来产生一第一电压； 使用一数字模拟转换器依据一数字码产生一第二电压； 依据所述第一电压与所述第二电压之间的差的极性连续地更新所述数字码以造成所 述第二电压逼近所述第一电压；以及 藉由依据一辅数字模拟转换器的输出直接更新所述数字码来越过所述数字码的连续 地更新步骤。
【文档编号】H03M1/12GK104518798SQ201410392642
【公开日】2015年4月15日 申请日期:2014年8月11日 优先权日:2013年10月4日
【发明者】林嘉亮 申请人:瑞昱半导体股份有限公司