本发明涉及一种积层式(multi-layer)电路板，特别是一种低温形成的积层式电路板。
背景技术：
在电子装置中，通常会遇到在基板上形成电路，以电性连接各种电子元件。或甚至在无线通信的领域中，还可通过在基板上形成线圈，而制作出天线元件。
在现有的制造天线元件的技术中，通常会将线圈设置于额外的电路板，并在完成天线元件后，再贴附在电子装置的壳体内面。然而，如此的做法，往往会限制电子装置内的电路配置，也较不易缩小电子装置的体积。
因此，有制造者直接在电子装置的壳体内面设置高分子层，再在高分子层设置线圈，以扩展电子装置内的电路配制的弹性，并缩小电子装置的体积。然而，当将高分子层固化于壳体内面时，往往需要较高的固化温度才能够固化高分子层。但壳体本身的容许温度却又往往低于高分子层的固化温度。如此一来，在固化高分子层的过程中，将会导致壳体变形或损坏。
技术实现要素：
有鉴于以上的问题，本发明提出一种积层式电路板，通过使用较低温即可固化的高分子层，而能够在较低温度的环境下完成制造积层式电路板。
本发明提出一种积层式电路板，包括一基板及一第一电路积层。第一电路积层包括一第一高分子层及一第一导电层。第一高分子层设置于基板的一表面。第一高分子层的材质包括彼此混合的一第一触发粒子、一第一高分子材料及一第一固化剂。第一高分子层的材料稳定温度小于摄氏80度。第一导电层嵌设于第一高分子层远离基板的一表面。
根据本发明的积层式电路板，能够通过高分子层的材料稳定温度小于摄氏80度，而在较低温的环境下制造积层式电路板。因此，当电子装置的壳体为此基板，且在基板的表面固化高分子层时，壳体不易受到高分子层的固化温度的影响而变形或受损。而且，在其他场合中，积层式电路板还能应用容许温度高于高分子层的固化温度的各种基板。
附图说明
图1是依照本发明的一实施例的积层式电路板的立体示意图；
图2、图3及图4是图1的积层式电路板的制造流程剖面示意图；
图5是依照本发明的另一实施例的积层式电路板的立体示意图；
图6、图7、图8及图9是图5的积层式电路板的制造流程剖面示意图；
图10是依照本发明的另一实施例的积层式电路板的立体示意图；
图11、图12及图13是图10的积层式电路板的制造流程剖面示意图；
图14是依照本发明的另一实施例的积层式电路板的立体示意图。
【附图标记说明】
10、20、30、40 积层式电路板
11、21、31、41 基板
111、211、311 上表面
12 电路积层
121 高分子层
121a、231a 凹槽
1211 表面
122 导电层
122a、222a、322a、422a 第一馈入点
122b、232a、332a、422b 第二馈入点
22、32、42 第一电路积层
221、321、421 第一高分子层
2211、3211 表面
222、322、422 第一导电层
222b、322b 第一连接点
23、33、43 第二电路积层
231、331、431 第二高分子层
2311、3311 表面
232、332、432 第二导电层
232b、332b 第二连接点
24、34、441、442、443、444、445、446 导电通孔
24a 贯穿孔
31a 第一贯穿孔
310 基板高分子层
312 下表面
321a 第一凹槽
331a 第二凹槽
34a 第二贯穿孔
4221 第一导电迹线
4223 第三导电迹线
4225 第五导电迹线
4227 第七导电迹线
4322 第二导电迹线
4324 第四导电迹线
4326 第六导电迹线
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。图中显示的比例仅为参考示意用，而非用以限定本发明。
请参照图1，其是依照本发明的一实施例的积层式电路板10的立体示意图。在本实施例中，积层式电路板10包括一基板11及一电路积层12。基板11可为电子装置的壳体，也可为电子装置内的电路板。电路积层12包括一高分子层121及一导电层122。高分子层121设置于基板11的一上表面111。高分子层121的材质包括彼此混合的一触发粒子、一高分子材料、一固化剂及一色料。高分子层121的材料稳定温度小于80度，更甚者为高分子层121的固化温度小于摄氏80度。高分子层121为电性绝缘。导电层122嵌设于高分子层121的一表面1211，此表面1211为远离基板11的表面1211。导电层122的裸露表面可镀有保护层(未显示)，保护层的材质可例如但不限于为金或镍。虽在本实施例中，高分子层121的材质包括色料，但不限于此。在其他实施例中，高分子层121的材质亦可依需求而不包括色料。
在本实施例中，高分子层121的厚度可例如但不限于10～100μm。导电层122的厚度可例如但不限于10～20μm。但导电层122的厚度小于高分子层121的厚度。导电层122可设置成线圈的图案。举例而言，此线圈的图案可为螺旋图案。更甚者可为方形的螺旋图案。导电层122的两端分别具有一第一馈入点122a及一第二馈入点122b。信号源可通过第一馈入点122a及第二馈入点122b对导电层122馈入信号。制造者可通过适当调整导电层122的线宽及线距，以改变导电层122内的电容性耦合。由此能够设计整体线圈的馈入虚部感抗量，以补偿导电层122所产生的高电感效应，且调整补偿馈入电容效应，改善输入阻抗匹配，提高馈入激发电流强度。
在本实施例中，基板11的材质可例如但不限于选自铁氧体(ferrite)、聚对苯二甲酸乙二酯(polyethylene terephthalate，PET)及聚酰亚胺(polyimide，PI)所构成的集合。在其他实施例中，基板11的材质亦可例如但不限于为玻璃、铜、铁或其他高分子聚合物。
触发粒子可例如但不限于为陶瓷粒子、有机金属粒子、金属螯合物或能隙大于等于3电子伏特(eV)的半导体材料。
有机金属粒子的结构例如为R-M-R或R-M-X，其中M为金属，R为烷基、芳香烃、环烷、卤烷、杂环或羧酸，X为卤素化合物或胺类。M可选自由金、银、铜、锡、铝、镍及钯所构成的集合。
金属螯合物可由一螯合剂螯合一金属而形成。螯合剂可为吡咯烷二硫代氨基甲酸铵(Ammonium pyrrolidine dithiocarbamate，APDC)、乙二胺四乙酸(ehtylenediaminetetraacetic acid，EDTA)、NTA(nitrilotri actiate)或二乙烯三胺五乙酸(diethylenetriamine pentaacetic acid，DTPA)。举例而言，金属螯合物可为铜-乙二胺四乙酸(Cu-EDTA)螯合物。
能隙大于等于3电子伏特(eV)的半导体材料如选自由氮化镓、硫化锌、碳化硅、氧化锌、二氧化钛、氮化铝镓、氮化铝、氧化铝、氮化硼、氮化硅及二氧化硅所构成的集合。
高分子材料可例如但不限于选自环氧材料(epoxy)、聚甲基丙烯酸甲酯(PMMA)及压克力树脂所构成的集合。其中，环氧材料例如为双酚(bisphenol)及环氧树脂的混合物。
固化剂可例如但不限于选自胺类交联剂及亚甲基双丙烯酰胺(MBA)交联剂所构成的集合。其中，胺类交联剂例如为双氰胺(DICY)交联剂、苯胺类交联剂等。其中，当高分子材料为环氧材料，固化剂为双氰胺交联剂时，高分子层121的固化温度可小于摄氏60度。
请参照图2、图3及图4，它们是图1的积层式电路板10的制造流程剖面示意图。如图2所示，提供基板11，且在基板11的上表面111形成高分子层121，且在低于摄氏80度的环境下固化高分子层121。
如图3所示，利用激光等手段，在高分子层121的表面1211且相对应于图1所示的导电层122的位置刻划出凹槽121a。在凹槽121a内，高分子材料会被移除，而留下触发粒子在凹槽121a内表面。在本实施例中，因高分子层121内混合有色料，故所选择的激光可为可见光的激光，以利高分子层121吸收激光所提供的能量。在其他实施例中，当高分子层121内未混合有色料时，所选择的激光可为不可见光的激光，如紫外光激光。
如图4所示，在凹槽121a内形成导电层122。形成导电层122时，可例如但不限于使用无电镀的方式，以触发粒子作为核心，在凹槽121a内沉积导电层122。另外可在导电层122的裸露表面镀上保护层(未显示)。通过图2至图4所示的步骤，完成积层式电路板10的制作。
请参照图5，其是依照本发明的另一实施例的积层式电路板20的立体示意图。在本实施例中，积层式电路板20包括一基板21、一第一电路积层22、一第二电路积层23及一导电通孔24。
第一电路积层22包括一第一高分子层221及一第一导电层222。第一高分子层221设置于基板21的上表面211。第一高分子层221的材质包括彼此混合的一第一触发粒子、一第一高分子材料、一第一固化剂及一第一色料。第一高分子层221的材料稳定温度小于80度，更甚者为第一高分子层221的固化温度小于摄氏80度。第一高分子层221为电性绝缘。第一导电层222嵌设于第一高分子层221的一表面2211，此表面2211为远离基板21的表面2211。虽在本实施例中，第一高分子层221的材质包括第一色料，但不限于此。在其他实施例中，第一高分子层221的材质亦可依需求而不包括第一色料。
第二电路积层23包括一第二高分子层231及一第二导电层232。第二高分子层231设置于第一电路积层22的表面2211。第二高分子层231的材质包括彼此混合的一第二触发粒子、一第二高分子材料、一第二固化剂及一第二色料。第二高分子层231的材料稳定温度小于80度，更甚者为第二高分子层231的固化温度小于摄氏80度。第二高分子层231为电性绝缘。第二导电层232嵌设于第二高分子层231的一表面2311，此表面2311为远离第一电路积层22的表面2311。第二导电层232的裸露表面可镀有保护层(未显示)。虽在本实施例中，第二高分子层231的材质包括第二色料，但不限于此。在其他实施例中，第二高分子层231的材质亦可依需求而不包括第二色料。
导电通孔24贯穿第二高分子层231且电性连接第一导电层222及第二导电层232。
在本实施例中，第一电路积层22及第二电路积层23的尺寸及材质与图1所示的电路积层12的尺寸及材质可相似甚至实质上相同，故在此不再加以赘述。
第一导电层222及第二导电层232可设置成线圈的图案。举例而言，此线圈的图案可为螺旋图案。更甚者可为方形的螺旋图案。第一导电层222的两端分别具有一第一馈入点222a及一第一连接点222b，第二导电层232的两端分别具有一第二馈入点232a及一第二连接点232b。导电通孔24电性连接至第一连接点222b及第二连接点232b。信号源可通过第一馈入点222a及第二馈入点232a对第一导电层222及第二导电层232馈入信号。制造者可通过适当调整第一导电层222及第二导电层232的线宽及线距，以改变第一导电层222及第二导电层232内的电容性耦合。另外，可通过适当调整第一导电层222及第二导电层232投影至基板21时重叠的位置及多寡，以改变第一导电层222及第二导电层232之间的电容性耦合。由此能够设计整体线圈的馈入虚部感抗量，以补偿第一导电层222及第二导电层232所产生的高电感效应，且调整补偿馈入电容效应，改善输入阻抗匹配，提高馈入激发电流强度。
请参照图6、图7、图8及图9，它们是图5的积层式电路板20的制造流程剖面示意图。如图6所示，提供基板21及设置于基板21的上表面211的第一电路积层22。第一电路积层22的第一高分子层221及第一导电层222的制造方式可与图2、图3及图4所示的高分子层121及导电层122的制造方式相似，故在此不再赘述。
如图7所示，在第一高分子层221的表面2211形成第二高分子层231，且在低于摄氏80度的环境下固化第二高分子层231。
如图8所示，利用激光等手段，在第二高分子层231的表面2311且相对应于图5所示的第二导电层232的位置刻划出凹槽231a，且相对应于图5所示的导电通孔24的位置形成贯穿孔24a。贯穿孔24a贯穿第二高分子层231。在凹槽231a及贯穿孔24a内，第二高分子材料会被移除，而留下第二触发粒子在凹槽231a内表面及贯穿孔24a内表面。在本实施例中，因第二高分子层231内混合有第二色料，故所选择的激光可为可见光的激光，以利第二高分子层231吸收激光所提供的能量。当第二高分子层231内未混合有第二色料时，所选择的激光可为不可见光的激光，如紫外光激光。
如图9所示，在凹槽231a内形成第二导电层232，且在贯穿孔24a内形成导电通孔24。形成第二导电层232及导电通孔24时，可例如但不限于使用无电镀的方式，以触发粒子作为核心，在凹槽231a内沉积第二导电层232，且在贯穿孔24a内沉积导电通孔24。另外可在第二导电层232的裸露表面镀上保护层(未显示)。通过图6至图9所示的步骤，完成积层式电路板20的制作。
请参照图10，其是依照本发明的另一实施例的积层式电路板30的立体示意图。在本实施例中，积层式电路板30包括一基板31、一第一电路积层32、一第二电路积层33及一导电通孔34。
第一电路积层32包括一第一高分子层321及一第一导电层322。第一高分子层321设置于基板31的上表面311。第一高分子层321的材质包括彼此混合的一第一触发粒子、一第一高分子材料、一第一固化剂及一第一色料。第一高分子层321的材料稳定温度小于80度，更甚者为第一高分子层321的固化温度小于摄氏80度。第一高分子层321为电性绝缘。第一导电层322嵌设于第一高分子层321的一表面3211，此表面3211为远离基板31的表面3211。第一导电层322的裸露表面可镀有保护层(未显示)。虽在本实施例中，第一高分子层321的材质包括第一色料，但不限于此。在其他实施例中，第一高分子层321的材质亦可依需求而不包括第一色料。
第二电路积层33包括一第二高分子层331及一第二导电层332。第二高分子层331设置于基板31的下表面312，且第一高分子层321及第二高分子层331位于基板31的相对两侧。
第二高分子层331的材质包括彼此混合的一第二触发粒子、一第二高分子材料、一第二固化剂及一第二色料。第二高分子层331的材料稳定温度小于80度，更甚者为第二高分子层331的固化温度小于摄氏80度。第二高分子层331为电性绝缘。第二导电层332嵌设于第二高分子层331的一表面3311，此表面3311为远离基板31的表面3311。第二导电层332的裸露表面可镀有保护层(未显示)。虽在本实施例中，第二高分子层331的材质包括第二色料，但不限于此。在其他实施例中，第二高分子层331的材质亦可依需求而不包括第二色料。
导电通孔34贯穿第一高分子层321、基板31及第二高分子层331，且电性连接第一导电层322及第二导电层332。
在本实施例中，第一电路积层32及第二电路积层33的尺寸及材质与图1所示的电路积层12的尺寸及材质可相似甚至实质上相同，故在此不再加以赘述。
第一导电层322及第二导电层332可设置成线圈的图案。举例而言，此线圈的图案可为螺旋图案。更甚者可为方形的螺旋图案。第一导电层322的两端分别具有一第一馈入点322a及一第一连接点322b，第二导电层332的两端分别具有一第二馈入点332a及一第二连接点332b。导电通孔34电性连接至第一连接点322b及第二连接点332b。信号源可通过第一馈入点322a及第二馈入点332a对第一导电层322及第二导电层332馈入信号。
请参照图11、图12及图13，它们是图10的积层式电路板30的制造流程剖面示意图。如图11所示，提供基板31。基板具有一第一贯穿孔31a，第一贯穿孔31a的位置与图10所示的导电通孔34的位置相对应，且第一贯穿孔31a的外径可大于导电通孔34的外径，但不限于此。在其他实施例中，若基板31的材质为绝缘材质，第一贯穿孔31a的外径可实质上等于导电通孔34的外径。
在基板31的上表面311形成第一高分子层321，在基板31的下表面312形成第二高分子层331，且在第一贯穿孔31a内填入一基板高分子层310。基板高分子层310的材质可与第一高分子层321或第二高分子层331的材质相同基板高分子层310的材质包括彼此混合的一基板触发粒子、一基板高分子材料、一基板固化剂及一基板色料，但不限于此。在其他实施例中，基板高分子层310的材质亦可依需求而不包括基板色料。基板高分子层310为电性绝缘。在低于摄氏80度的环境下固化第一高分子层321、基板高分子层310及第二高分子层331。
如图12所示，利用激光等手段，在第一高分子层321的表面3211且相对应于图10所示的第一导电层322的位置刻划出第一凹槽321a，在第二高分子层331的表面3311且相对应于图10所示的第二导电层332的位置刻划出第二凹槽331a，且相对应于图10所示的导电通孔34的位置形成第二贯穿孔34a。第二贯穿孔34a贯穿第一高分子层321、基板高分子层310及第二高分子层331。在第一凹槽321a、第二凹槽331a及第二贯穿孔34a内，第一高分子材料、第二高分子材料及基板高分子材料会被移除，而留下第一触发粒子于第一凹槽321a内表面，留下第二触发粒子于第二凹槽331a内表面，且留下基板触发粒子于第二贯穿孔34a内表面。在本实施例中，因第一高分子层321、基板高分子层310及第二高分子层331内分别混合有第一色料、基板色料及第二色料，故所选择的激光可为可见光的激光，以利第一高分子层321、基板高分子层310及第二高分子层331吸收激光所提供的能量。当第一高分子层321、基板高分子层310及第二高分子层331内未混合有第一色料、基板色料及第二色料时，所选择的激光可为不可见光的激光。
如图13所示，在第一凹槽321a内形成第一导电层322，在第二凹槽331a内形成第二导电层332，且在第二贯穿孔34a内形成导电通孔34。形成第一导电层322、第二导电层332及导电通孔34时，可例如但不限于使用无电镀的方式，以触发粒子作为核心，在第一凹槽321a内沉积第一导电层322，在第二凹槽331a内沉积第二导电层332，且在第二贯穿孔34a内沉积导电通孔34。另外可在第一导电层322的裸露表面及第二导电层332的裸露表面镀上保护层(未显示)。通过图11至图13所示的步骤，完成积层式电路板30的制作。
请参照图14，其是依照本发明的另一实施例的积层式电路板40的立体示意图。本实施例的积层式电路板40与图10所示的积层式电路板30相似，但配线方式略有不同。在本实施例中，积层式电路板40包括一基板41、一第一电路积层42、一第二电路积层43及多个导电通孔441、442、443、444、445、446。第一导电层422在基板41的投影偏于基板41的一侧，第二导电层432在基板41的投影偏于基板41的另一侧。第一导电层422及第二导电层432在基板41的投影仅重叠于导电通孔441、442、443、444、445、446。
第一导电层422包括奇数序号的导电迹线，即一第一导电迹线4221、一第三导电迹线4223、一第五导电迹线4225及一第七导电迹线4227，且围绕基板41的中央位置并由内向外排列。第二导电层432包括偶数序号的导电迹线，即一第二导电迹线4322、一第四导电迹线4324及一第六导电迹线4326，且围绕基板41的中央位置并由内向外排列。导电通孔441、442、443、444、445、446贯穿第一高分子层421、基板41及第二高分子层431。
导电通孔441电性连接第一导电迹线4221的一端及第二导电迹线4322的一端。导电通孔442电性连接第二导电迹线4322的另一端及第三导电迹线4223的一端。导电通孔443电性连接第三导电迹线4223的另一端及第四导电迹线4324的一端。导电通孔444电性连接第四导电迹线4324的另一端及第五导电迹线4225的一端。导电通孔445电性连接第五导电迹线4225的另一端及第六导电迹线4326的一端。导电通孔446电性连接第六导电迹线4326的另一端及第七导电迹线4227的一端。第一导电层422的第一馈入点422a位于第一导电迹线4221相对于导电通孔441的一端，第二馈入点422b位于第七导电迹线4227相对于导电通孔446的一端。
由于第一导电层422及第二导电层432在基板41的投影仅重叠于导电通孔441、442、443、444、445、446，故第一导电层422及第二导电层432实质上是设置成单层线圈。信号源可通过第一馈入点422a及第二馈入点422b对第一导电层422及第二导电层432馈入信号。由于第一导电层422及第二导电层432所设置成的单层线圈相对于基板41具有一偏斜方向，故此线圈所造成的磁力线方向相对于基板41也会有所偏斜。若以此线圈作为天线，则其发射方向及接收方向相对于基板41也会有所偏斜，甚至具有90度的偏转。
综上所述，本发明的积层式电路板，能够通过高分子层的材料稳定温度小于80度，更甚者为高分子层的固化温度小于摄氏80度，而在较低温的环境下制造积层式电路板。因此，当电子装置的壳体为此基板，且在基板的表面固化高分子层时，壳体不会受到高分子层的固化温度的影响而变形或受损。而且，在其他场合中，积层式电路板还能应用容许温度高于高分子层的固化温度的各种基板。
此外，本发明的积层式电路板，能够通过调整导电层的线宽及线距，改变导电层内的电容性耦合，以设计整体线圈的馈入虚部感抗量，补偿导电层所产生的高电感效应，且调整补偿馈入电容效应，改善输入阻抗匹配，以提高馈入激发电流强度。
另外，本发明的积层式电路板，还能够通过调整第一导电层及第二导电层投影至基板时重叠的位置及多寡，改变第一导电层及第二导电层之间的电容性耦合。另外，通过第一导电层及第二导电层在位置上的配置，能够制造出具有偏向性的单层线圈，以得到具有偏向性的电磁特征。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。