本公开涉及一种用于半导体集成电路装置的输出电路。
背景技术：
半导体集成电路装置要求与外部进行信号输出入的接口电路工作高速且功耗低。为了同时实现高速工作和低功耗，作为io晶体管使用的是在例如1.8v的低电压下工作的晶体管。另一方面，接口电路必须构成为：能够输出入例如3.3v的高电压信号。
专利文件1中公开了以下技术：用在低电压下工作的晶体管构成将高电压信号输出给外部的输出电路。在该技术下，通过级联将低电压晶体管连接到高电压电源和输出垫(outputpad)之间，由此而降低了低电压晶体管源漏极之间的电压。驱动输出信号的p型晶体管的源极连接在高电压电源上，漏极通过其他晶体管连接在输出垫上，栅极接收在高电压和低电压之间迁移的信号。
专利文献1：日本公开专利公报特开2007-60201号公报
技术实现要素：
-发明要解决的技术问题-
但是，在专利文献1所公开的结构下，当从外部供来的电源电压出现偏差时，输出信号的延迟就有可能增加。也就是说，在使驱动输出信号的p型晶体管处于导通状态之际，栅源极间电压的大小相当于高电压电源的电压与低电压电源的电压之差。但是，如果高电压电源的电压下降或者低电压电源的电压上升，该栅源极间电压就会大幅度地减少。处于导通状态之际栅源极间电压的减少会导致p型晶体管的驱动能力下降，甚至会导致输出信号的延迟增大。另一方面，为了抑制输出信号的延迟，便需要提高p型晶体管的驱动能力。只要增大晶体管，就能够提高p型晶体管的驱动能力，但这又会导致电路面积增大，故属于非理想情况。
本公开的目的在于：提供一种在不导致电路面积增大的情况下就能够高速工作的输出电路。
-用以解决技术问题的技术方案-
本公开的一方面是一种输出电路，其接收数据输入信号，输出根据所述数据输入信号发生变化的输出信号，其特征在于：包括输出端子、输出晶体管、预驱动器、驱动辅助电路，所述输出端子输出所述输出信号，所述输出晶体管是p型晶体管，源极连接在给出第一电位的第一电源上，漏极连接在所述输出端子上，所述预驱动器连接在所述第一电源和所接收的电位比所述第一电位低的电源端上，所述预驱动器接收根据所述数据输入信号发生变化的信号，将根据接收到的信号在所述第一电位和所述电源端的电位之间迁移的信号作为门信号送给所述输出晶体管的栅极，所述驱动辅助电路与所供给的第二电位比所述第一电位低的第二电源相连接，所述驱动辅助电路从输出节点将所述第二电位供到所述电源端，所述驱动辅助电路将所述数据输入信号或者根据所述数据输入信号发生变化的信号作为辅助信号接收，如果所述辅助信号进行与所述门信号从高电平向低电平的迁移相对应的第一迁移，所述驱动辅助电路就进行让所述输出节点的电位暂时从所述第二电位下降的辅助工作。
根据该方面，在输出电路中，输出晶体管的源极连接在给出第一电位的第一电源上，漏极连接在输出端子上。预驱动器连接在第一电源和接收比第一电位低的电位的电源端上，预驱动器接收根据数据输入信号发生变化的信号，将栅极信号送给输出晶体管的栅极。该门信号是在第一电位和电源端的电位之间迁移的信号驱动辅助电路从输出节点将第二电位供给电源端。驱动辅助电路将数据输入信号或者根据数据输入信号发生变化的信号作为辅助信号接收。如果辅助信号进行与门信号从高电平向低电平的迁移相对应的第一迁移，驱动辅助电路就进行让输出节点的电位暂时从第二电位下降的辅助工作。因此，当门信号从高电平迁移到低电平，输出晶体管变成导通状态来驱动输出信号时，通过驱动辅助电路的辅助工作，就能够使输出晶体管的栅极源极间电压暂时增大。这样一来，因为能够提高输出晶体管的驱动能力，所以能够使输出信号从低电平到高电平的迁移高速化。因此，在不增大输出晶体管的尺寸的情况下，就能够实现输出电路的高速工作。
-发明的效果-
根据本公开，能够实现一种在不导致电路面积增大的情况下就能够高速工作的输出电路。
附图说明
图1是第一实施方式所涉及的输出电路的电路结构图。
图2是示出图1中的输出电路的工作情况的波形图。
图3是第二实施方式所涉及的输出电路的电路结构图。
图4是示出图3中的输出电路的工作情况的波形图。
图5是第三实施方式所涉及的输出电路的电路结构图。
图6是示出图5中的输出电路的工作情况的波形图。
图7是第四实施方式所涉及的输出电路的电路结构图。
图8是第四实施方式所涉及的输出电路的其它例的电路结构图。
图9是其它实施方式所涉及的输出电路的电路结构图。
具体实施方式
下面，参照附图对实施方式做详细的说明。需要说明的是，以下所示电路结构图是以本公开所涉及的构成要素为中心做了简化后显示出来的。因此可能存在以下情况：从图上看去直接连接的构成要素，在实际电路结构中，在它们之间会布置有其它构成要素，是间接连接。
(第一实施方式)
图1是第一实施方式所涉及的输出电路的电路结构图。图1中的输出电路100接收数据输入信号din，输出根据该数据输入信号din变化的输出信号dout。输出信号dout是从输出端子1输出的。该输出电路100例如设置在lsi的信号输出部。在该情况下，lsi的输出垫相当于输出端子1。
输出电路100连接在第一电源vdd1和第二电源vdd2上。需要说明的是，本申请说明书中，符号“vdd1”、“vdd2”表示电源本身和该电源给出的电位。第一电位vdd1例如为3.3v，第二电位vdd2比第一电位vdd1低，例如为1.8v。数据输入信号din是低振幅信号，例如在接地电位gnd～0.9v之间迁移。输出信号dout在接地电位gnd～第一电位vdd1之间迁移。
输出电路100包括电平移位器11、12；反相器3、13；p型晶体管2、5以及n型晶体管14、15。设各晶体管为金属氧化物半导体场效应晶体管(mosfet：metaloxidesemiconductorfieldeffecttransistor)。电平移位器11接收低振幅的数据输入信号din，将其变换为在接地电位gnd～第二电位vdd2之间迁移的信号sa并输出。电平移位器12将信号sa变换为在第二电位vdd2～第一电位vdd1之间迁移的信号并送给反相器3。
反相器3由p型晶体管3a和n型晶体管3b构成，p型晶体管3a的栅极与n型晶体管3b的栅极相连接，p型晶体管3a的漏极与n型晶体管3b的漏极相连接，该反相器3连接在第一电源vdd1和电源端4上，供向该电源端4的电位vp比第一电位vdd1低。预驱动器之一例即反相器3将从电平移位器12接收的信号反相，并作为门信号sg1送给p型晶体管2的栅极。门信号sg1是在第一电位vdd1和电源端4的电位vp之间迁移的信号。需要说明的是，正常状态下，供给第二电位vdd2作电位vp。
作为输出晶体管的p型晶体管2的源极连接在第一电源vdd1上，漏极经p型晶体管5连接在输出端子1上。也就是说，p型晶体管2通过级联连接在输出端子1上。如果门信号sg1从高电平(vdd1)迁移到低电平(vp)，p型晶体管2就从非导通状态迁移到导通状态。这样一来，输出信号dout的电位就朝着第一电位vdd1升上来，输出信号dout就迁移到高电平(vdd1)。
反相器13将信号sa反相，并作为门信号sg2送给n型晶体管14的栅极。n型晶体管14的源极接地，漏极经n型晶体管15与输出端子1相连接。如果门信号sg2从低电平(gnd)迁移到高电平(vdd2)，n型晶体管14就从非导通状态变化到导通状态。这样一来，输出信号dout的电位就朝着接地电位gnd降下来，输出信号dout就迁移到低电平(gnd)。
输出电路100还包括驱动辅助电路20。驱动辅助电路20与第二电源vdd2相连接，从输出节点n1供给电位vp。输出节点n1与电源端4相连接，输出节点n1还连接在p型晶体管5的栅极上。驱动辅助电路20在不进行后述的辅助工作时，从输出节点n1输出作为电位vp的第二电位vdd2。此时，第二电位vdd2从驱动辅助电路20供向电源端4，故从反相器3输出的门信号sg1是在第一电位vdd1和第二电位vdd2之间迁移的信号。如果作为辅助信号的信号sa从低电平迁移到高电平，驱动辅助电路20就进行将输出节点n1的电位vp暂时从第二电位vdd2降下来的辅助工作。这里，信号sa从低电平向高电平的迁移与从反相器3输出的门信号sg1从高电平向低电平的迁移相对应。
具体而言，驱动辅助电路20包括源极接地的n型晶体管21、“与”门22、接收信号sa的反相器23、接收反相器23的输出信号的延迟电路24、以及由在第二电源vdd2和n型晶体管21的漏极之间串联连接的电阻部r1、r2构成的电阻列rr。电阻部r1、r2的连接节点就是驱动辅助电路20的输出节点n1。“与”门22以信号sa和延迟电路24的输出为输入，将其输出a送给n型晶体管21的栅极。输出a在信号sa从低电平迁移到高电平时算起规定时间内为高电平。也就是说，由“与”门22、反相器23以及延迟电路24构成脉冲生成电路。如果信号sa从低电平迁移到高电平，该脉冲生成电路就输出具有规定脉冲宽度的脉冲。当输出a为低电平时，n型晶体管21处于非导通状态。此时，输出节点n1的电位vp是第二电位vdd2。另一方面，当输出a为高电平时，n型晶体管21处于导通状态。此时，输出节点n1的电位vp是用电阻部r1、r2的电阻比将第二电位vdd2分压后而得到的电位(这里，设其为电位va)。n型晶体管21是切换元件之一例，如果从脉冲生成电路输出脉冲，该n型晶体管21就成为导通状态，如果不从脉冲生成电路输出脉冲，该n型晶体管21就成为非导通状态。
参照图2中的波形图说明图1中的电路是如何工作的。需要说明的是，为便于理解，图2中，仅将电位vp的变化增大到其它信号、电位的4倍并显示出来。
如果数据输入信号din为低电平，从电平移位器11输出的信号sa就是低电平(gnd)。此时，从反相器3输出的门信号sg1为高电平(vdd1)，p型晶体管2处于非导通状态。另一方面，如果从反相器13输出的门信号sg2(未图示)是高电平(vdd2)，n型晶体管14就处于导通状态。其结果是，输出信号dout为低电平(gnd)。在驱动辅助电路20中，输出a保持低电平(gnd)不变，n型晶体管21处于非导通状态。因此，输出节点n1的电位vp保持在第二电位vdd2上。
如果数据输入信号din迁移到高电平，从电平移位器11输出的信号sa就迁移到高电平(vdd2)。这样一来，从反相器3输出的门信号sg1迁移到低电平，p型晶体管2开始让输出信号dout的电位升上来。但是，此时，在驱动辅助电路20中，输出a在规定时间内为高电平。如果输出a为高电平，n型晶体管21就处于导通状态，故输出节点n1的电位vp从第二电位vdd2朝着电位va下降。于是，因为电源端4从第二电位vdd2开始下降，所以从反相器3输出的门信号sg1的电位进一步从第二电位vdd2开始下降。如果输出a返回低电平，n型晶体管21就成为非导通状态，故输出节点n1的电位vp返回到第二电位vdd2，门信号sg1的电位也返回到第二电位vdd2。
也就是说，如果数据输入信号din从低电平迁移到高电平，在规定时间内p型晶体管2所接收的门信号sg1的电位就进一步从由外部电源供来的第二电位vdd2开始降下来。这样一来，就能够使p型晶体管2的栅源极间电压暂时增大，从而能够提高p型晶体管2对输出信号dout的驱动能力。因此，能够使输出信号dout从低电平到高电平的迁移高速化。
在图1中的结构下，也能够应对由外部电源供来的第一电位vdd1与第二电位vdd2的偏差。也就是说，如果第一电位vdd1下降或者第二电位vdd2上升，p型晶体管2的栅源极间电压就会下降，驱动能力就会下降。但是，在本实施方式中，在门信号sg1从高电平迁移到低电平时算起规定时间内，能够使p型晶体管2的栅源极间电压足够大。
如上所述，根据本实施方式，在输出电路100中，如果辅助信号sa进行与门信号sg1从高电平向低电平的迁移相对应的第一迁移，驱动辅助电路20就进行让输出节点n1的电位vp暂时从第二电位vdd2下降的辅助工作。因此，如果门信号sg1从高电平迁移到低电平，p型晶体管2成为导通状态来驱动输出信号dout，通过驱动辅助电路20的辅助工作，就能够暂时增大p型晶体管2的栅源极间电压。这样一来，因为能够提高p型晶体管2的驱动能力，所以能够使输出信号dout从低电平向高电平的迁移高速化。因此，在不增大p型晶体管2的尺寸的情况下，就能够实现输出电路100的高速工作。
需要说明的是，在图1中的结构下，电阻列rr由两个电阻部r1、r2构成，但并不限于此。例如，可以由串联连接的多个电阻部构成电阻列rr，用电阻部彼此间的任一个连接节点作输出节点n1。例如可以将多个电阻元件组合起来实现构成电阻列rr的电阻部，或者用晶体管电阻实现构成电阻列rr的电阻部。
在图1中的结构下，电平移位器12接收第一电位vdd1和第二电位vdd2。但是，还可以让电平移位器12接收供向电源端4的电位vp来取代接收第二电位vdd2。
(第二实施方式)
图3是第二实施方式所涉及的输出电路的电路结构图。图3中的输出电路100a的结构大致与图1中的输出电路100相同，这里，有时不再对已经说明过的结构做详细说明。
图3中的输出电路100a与图1中的输出电路100的不同之处在于：驱动辅助电路20a的内部结构。驱动辅助电路20a包括：源极接地的n型晶体管21、“与”门22、接收信号sa的反相器23、接收反相器23的输出信号的延迟电路24a、接收延迟电路24a的输出信号的延迟电路24b、以及由在第二电源vdd2和n型晶体管21的漏极之间串联连接的电阻部r1、r2构成的电阻列rr。驱动辅助电路20a的输出节点n1与电阻部r1、r2的连接节点相连接。“与”门22以信号sa和延迟电路24b的输出作输入，将其输出a送给n型晶体管21的栅极。驱动辅助电路20a还包括n型晶体管25和“与”门26。其中，n型晶体管25的源极接地，漏极连接在输出节点n1上。“与”门22以信号sa和延迟电路24a的输出作输入，将其输出b送给n型晶体管25的栅极。
也就是说，由“与”门22、反相器23以及延迟电路24a、24b构成脉冲生成电路。如果信号sa从低电平迁移到高电平，该脉冲生成电路输出具有规定脉冲宽度的脉冲。由“与”门26、反相器23以及延迟电路24a构成第二脉冲生成电路。如果信号sa从低电平迁移到高电平，该第二脉冲生成电路就输出第二脉冲。从第二脉冲生成电路输出的第二脉冲的脉冲宽度比从脉冲生成电路输出的脉冲的脉冲宽度窄。而且，n型晶体管25是第二切换元件之一例，如果从第二脉冲生成电路输出脉冲，该n型晶体管25就成为导通状态，如果不从第二脉冲生成电路输出脉冲，该n型晶体管21就成为非导通状态。
在本实施方式中，驱动辅助电路20a通过两条路径即经由n型晶体管21的路径和经由n型晶体管25的路径将输出节点n1的电位vp降下来。
如图4中的波形图所示，输出a在信号sa从低电平迁移到高电平时算起规定时间内为高电平；输出b在信号sa从低电平迁移到高电平时算起且比输出a短的时间内为高电平。因此，在信号sa刚从低电平迁移到高电平时，输出a、b都是高电平，故n型晶体管21、25双方都处于导通状态。这样一来，输出节点n1的电位vp就被高速地降下来。之后，如果输出b成为低电平，n型晶体管25就成为非导通状态，而仅由n型晶体管21将输出节点n1的电位vp降下来。电位vp是用电阻部r1、r2的电阻比将第二电位vdd2分压后而得到的电位va。
与第一实施方式一样，根据本实施方式，如果数据输入信号din从低电平迁移到高电平，在规定时间内p型晶体管2所接收的门信号sg1的电位就进一步从由外部电源供来的第二电位vdd2开始降下来。这样一来，就能够暂时增大p型晶体管2的栅源极间电压，从而能够提高p型晶体管2对输出信号dout的驱动能力。因此，能够使输出信号dout从低电平到高电平的迁移高速化。
而且，在本实施方式中，能够高速且高精度地将输出节点n1的电位vp降下来。在第一实施方式的结构下，为了高速地将电位vp降下来，需要将电阻列rr的电阻部r1、r2低电阻化。但是，为了实现低电阻化就需要增大半导体装置中元件的尺寸，故电路面积会增大。在本实施方式中，由n型晶体管25高速地将电位vp降下来，能够利用电阻列rr以良好的精度设定最后的电位va。这样一来，因为电阻列rr的电阻部r1、r2为高电阻也无妨，所以能够抑制电路面积增大。
(第三实施方式)
图5是第三实施方式所涉及的输出电路的电路结构图。图5中的输出电路100b的结构大致与图3中的输出电路100a相同，这里，有时不再对已经说明过的结构做详细说明。
与图3中的输出电路100a相比，图5中的输出电路100b包括将输出信号dout的变化情况反馈给驱动辅助电路20b的结构。将图3中的驱动辅助电路20a中的“与”门22、26置换为三输入“与”门22a、26a，即是驱动辅助电路20b的结构。输出电路100b包括锁存电路31和延迟电路32。其中，该锁存电路31接收n型晶体管14、15的连接节点的电位，延迟电路32接收锁存电路31的输出。从延迟电路32输出的信号sm作检测输出信号dout的变化情况的监控信号用，且作为一个输入送给三输入“与”门22a、26a。锁存电路31和延迟电路32构成监控电路，该监控电路对输出信号dout的变化情况进行监控，并输出根据输出信号dout变化的监控信号sm。
如图6中的波形图所示，如果在输出信号dout从低电平迁移到高电平时，n型晶体管14、15的连接节点的电位上升到规定电平，信号sm就从高电平迁移到低电平。不过，该迁移的时刻由延迟电路32调节。该信号sm的变化表示输出信号dout已从低电平迁移到高电平。如在第二实施方式中所说明的那样，驱动辅助电路20b的输出节点n1的电位vp在信号sa从低电平迁移到高电平以后降下来。但是，如果信号sm从高电平迁移到低电平，三输入“与”门22a、26a的输出a、b就都强制地成为低电平，输出节点n1的电位vp返回到第二电位vdd2。
也就是说，如果通过将信号sm反馈给动辅助电路20b而高速地驱动输出信号dout，就能够让驱动辅助电路20b停止进行辅助工作。这样一来，就能够抑制驱动辅助电路20b消耗多余的电流。
需要说明的是，在本实施方式中，为检测输出信号dout的变化情况，而对n型晶体管14、15的连接节点的电位进行监控。但检测输出信号dout的变化情况的方法并不限于此。例如，还可以直接对输出信号dout进行监控。在lsi中存在以输出信号dout为输入的电路部的情况下，可以从该电路部监控输出信号dout的变化情况。
毋容置疑，可以将本实施方式中所公开的反馈输出信号dout的变化情况的结构应用到第一实施方式、其它结构中。
(第四实施方式)
图7是第四实施方式所涉及的输出电路的电路结构图。图7中的输出电路100c的结构大致与图1中的输出电路相同，这里，有时不再对已经说明过的结构做详细说明。
图7中的输出电路100c与图1中的输出电路100的不同之处在于：驱动辅助电路20c的内部结构。与图1所示的驱动辅助电路20一样，驱动辅助电路20c包括源极接地的n型晶体管21、“与”门22、接收信号sa的反相器23以及接收反相器23的输出信号的延迟电路24。“与”门22以信号sa和延迟电路24b的输出作输入，将其输出a送给n型晶体管21的栅极。n型晶体管21的漏极是输出节点n1。驱动辅助电路20c还包括由连接成二极管的p型晶体管27a、27b、27c构成的二极管列27以及p型晶体管28。二极管列27的一端与第一电源vdd1相连接，另一端与输出节点n1相连接。p型晶体管28设在第二电源vdd2与输出节点n1之间，由栅极接收“与”门22的输出a。
如果数据输入信号din为低电平，信号sa就是低电平。此时，在驱动辅助电路20c中，因为输出a维持低电平不变，所以n型晶体管21处于非导通状态，p型晶体管28处于导通状态。因此，输出节点n1的电位vp保持在第二电位vdd2上。
如果数据输入信号din迁移到高电平，信号sa迁移到高电平，在驱动辅助电路20c中且在规定时间内输出a就是高电平。这一点与在第一实施方式中所做的说明一样。如果输出a为高电平，n型晶体管21就处于导通状态，p型晶体管28就处于非导通状态。此时，输出节点n1的电位vp就是从第一电位vdd1减去相当于p型晶体管27a、27b、27c的阈值电压之和的电压后得到的电位。
这里，例如，如果由外部电源供来的第一电位vdd1下降，输出节点n1的电位vp就会伴随于此而变得更低。如果由外部电源供来的第二电位vdd2上升，n型晶体管21的栅极电位就会上升，因此输出节点n1的电位vp会变得更低。也就是说，因为输出节点n1的电位vp伴随着第一电位vdd1的下降、第二电位vdd2的上升而变得更低，所以p型晶体管2的栅源极间电压会变得更大。这样一来，即使第一电位vdd1下降或者第二电位vdd2上升，也能够抑制p型晶体管2的驱动能力下降。
本实施方式也能够应对制造工艺带来的偏差。也就是说，如果由于制造工艺晶体管的阈值电压较高，工作速度较慢，p型晶体管27a、27b、27c的阈值电压之和就会增大，故输出节点n1的电位vp会变得更低。另一方面，如果由于制造工艺晶体管的阈值电压较低，工作速度较快，p型晶体管27a、27b、27c的阈值电压之和就会减小，故输出节点n1的电位vp就不会变得多么小。也就是说，因为晶体管的工作速度越慢，p型晶体管2的栅源极间电压越大，所以能够根据制造工艺适当地抑制p型晶体管2的驱动能力下降。
需要说明的是，在图7中的结构下，二极管列27由三个p型晶体管27a、27b、27c构成，但并不限于此。只要由一个p型晶体管构成二极管列，或者由多个连接成二极管的p型晶体管串联连接构成二极管列即可。
图8是第四实施方式所涉及的输出电路的其它例的电路结构图。与图7所示的驱动辅助电路20c一样，在图8所示的输出电路100d中，驱动辅助电路20d构成为：辅助工作下的输出节点n1的电位vp伴随着第一电位vdd1的下降而下降。具体而言，与图7所示的驱动辅助电路20c一样，驱动辅助电路20d包括：源极接地的n型晶体管21、“与”门22、接收信号sa的反相器23、接收反相器23的输出信号的延迟电路24以及设在第二电源vdd2与输出节点n1之间的p型晶体管28。“与”门22以信号sa和延迟电路24b的输出作输入，将其输出a送给n型晶体管21和p型晶体管28的栅极。驱动辅助电路20d还包括接收“与”门22的输出a的反相器291、接收反相器291的输出的电平移位器292、p型晶体管29a、29b、n型晶体管29c、以及串联连接的电阻部r21、r22。按照p型晶体管29a、29b、电阻部r21、r22、n型晶体管29c、21这样的顺序将它们设在第一电源vdd1与接地电源之间，电阻部r21、r22的连接节点就是驱动辅助电路20d的输出节点n1。电平移位器292的输出送给p型晶体管29a的栅极。第二电位vdd2送给p型晶体管29b和n型晶体管29c的栅极。
当数据输入信号din为低电平时，信号sa为低电平。此时，在驱动辅助电路20d中，因为输出a维持低电平不变，所以p型晶体管29a和n型晶体管21都处于非导通状态。因此，输出节点n1的电位vp保持在第二电位vdd2上。
如果数据输入信号din迁移到高电平，信号sa迁移到高电平，在驱动辅助电路20d中且在规定时间内输出a就是高电平。这一点与在第一实施方式中所做的说明一样。当输出a为高电平时，p型晶体管29a和n型晶体管21处于导通状态，p型晶体管28处于非导通状态。此时，输出节点n1的电位vp是用电阻部r21、r22将第一电位vdd1分压后后得到的电位。
这里，例如，如果由外部电源供来的第一电位vdd1下降，输出节点n1的电位vp就会伴随于此而变得更低。也就是说，因为伴随着第一电位vdd1的下降，输出节点n1的电位vp变得更低，所以p型晶体管2的栅源极间电压变得更大。这样一来，即使第一电位vdd1下降，也能够抑制p型晶体管2的驱动能力下降。
可以将本实施方式中的结构应用到如在第二实施方式中说明的、经两条路径将输出节点n1的电位vp降下来的结构中。还可以将如在第三实施方式说明的、反馈输出信号dout的变化情况的结构应用到本实施方式中的结构中。
(其它实施方式)
在上述各实施方式中，从保护p型晶体管2免遭击穿电压破坏的观点出发，驱动输出信号dout的p型晶体管2经p型晶体管5通过级联连接在输出端子1上。不过，本公开并不限于此。
例如，将高击穿电压元件用在与图1中的输出电路100相同的结构中，即可得到图9中的结构。在图9所示的结构中，将作驱动输出信号dout的输出晶体管用的p型晶体管2a直接连接在输出端子1上。而且，将驱动输出信号dout的n型晶体管14a直接连接在输出端子1上。只要使用高击穿电压元件，例如横向扩散金属化物半导体(ldmos：laterallydiffusedmos(metaloxidesemiconductor))作p型晶体管2a和n型晶体管14a即可。ldmos的栅极击穿电压、源极击穿电压大致与正常的mos相等，漏极击穿电压却更高。使用ldmos那样的高击穿电压元件构成图9那样的结构，就能够实现面积更小的输出电路。
需要说明的是，可以将图9那样的结构应用到第二～第四实施方式中。不过，在应用到第三实施方式中的情况下，例如，只要从lsi中的以输出信号dout作输入的电路部监控输出信号dout的变化情况即可。
在上述各实施方式中，驱动辅助电路20、20a、20b、20d将从电平移位器11输出的信号sa作为辅助信号接收。但是驱动辅助电路所接收的辅助信号既可以是根据数据输入信号din发生变化的信号，又可以是数据输入信号din本身。
上述各实施方式是辅助信号sa和门信号sg1的逻辑电平反相的情况。但是辅助信号和门信号的逻辑电平还可以相同。在该情况下，只要让驱动辅助电路构成为：如果辅助信号从高电平迁移到低电平，该驱动辅助电路就进行辅助工作即可。也就是说，只要让驱动辅助电路构成为：如果辅助信号进行与门信号从高电平向低电平的迁移相对应的迁移，换句话说，如果驱动输出信号的p型晶体管从非导通状态切换到导通状态，该驱动辅助电路就进行辅助工作即可。
需要说明的是，本公开并不限于在上述各实施方式所示的结构，本领域普通技术人员在本公开的技术思想下能够做出很多变形例。在不脱离本公开主旨的范围内，可以任意地组合多个实施方式中的各个构成要素。
-产业实用性-
在本公开中，能够实现一种在不导致电路面积增大的情况下就能够高速工作的输出电路，因此本公开例如对lsi的高速化、面积的减小很有效。
-符号说明-
1输出端子
2、2ap型晶体管(输出晶体管)
3反相器(预驱动器)
4电源端
20、20a、20b、20c、20d驱动辅助电路
21n型晶体管(切换元件)
22“与”门
23反相器
24、24a、24b延迟电路
25n型晶体管(第二切换元件)
26“与”门
27二极管列
27a、27b、27c连接成二极管的p型晶体管
31锁存电路
32延迟电路
100、100a、100b、100c、100d输出电路
din数据输入信号
dout输出信号
n1输出节点
rr电阻列
r1、r2电阻部
sa辅助信号
sgl门信号
sm监控信号
vdd1第一电位、第一电源
vdd2第二电位、第二电源
vp供向电源端的电位