时钟滤波电路的制作方法
【专利摘要】本实用新型提出时钟滤波电路，包括第一滤波单元与第二滤波单元，用以对输入的时钟信号进行滤波；第一逻辑单元，其第一输入端连接时钟信号源，第二输入端连接第一滤波单元的输出端；第二逻辑单元，其第一输入端连接时钟信号源，第二输入端连接第二滤波单元的输出端；锁存单元，用以响应第一逻辑单元、第二逻辑单元的输出信号产生一路输出；第三逻辑单元，其第一输入端连接时钟信号源，第二输入端连接锁存单元的输出端；第四逻辑单元，其第一输入端连接时钟信号源，第二输入端连接锁存单元的输出端；以及多路复用单元，用以分别获取锁存单元、第三逻辑单元与第四逻辑单元的输出信号。本实用新型提供更为有效的时钟信号保护,具有功耗低、自适应周期等特点，适用于大规模集成电路。
【专利说明】时钟滤波电路
【技术领域】
[0001]本实用新型涉及滤波设计领域，具体涉及时钟滤波电路。
【背景技术】
[0002]大规模集成电路当中，时钟信号源的时钟信号影响着整体电路的工作性能与工作效率。在遭遇突发性外部高压(如雷击、静电等)时，时钟信号往往会受到较大的影响，以致信号出现残缺、幅值跳变等情况。失去了精确的时钟，集成电路的时序便会混乱，并经集成电路多级放大后造成运算错误等随机性后果。现有方案中有不少针对时钟而设计的滤波电路，其采用的滤波方式大体包括:1、利用多个史密特触发器与D触发器的组合，如图1所示；
2、利用可编辑时延单元或缓冲池与D触发器的组合，如图2所示；以及其它利用多组时延单元与数字滤波器的电路设计。上述方案存在的突出缺陷是:滤波功能较为单一，未能真正实现对时钟信号的工作周期的自适应，由此直接导致滤波电路的适用性与其保护的集成电路的工作性能的下降。
实用新型内容
[0003]针对【背景技术】中提及的问题，本实用新型提出时钟滤波电路，提供一种多功能、低功耗与自适应时钟周期的滤波方案，避免因突发性外部高压、电涌等对时钟信号造成影响，其技术方案如下:
[0004]时钟滤波电路，包括
[0005]第一滤波单元，其输入端连接时钟信号源，用以对输入的时钟信号进行滤波，继而输出第一时钟信号；
[0006]第一逻辑单兀，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接第一滤波单元的输出端；
[0007]第二滤波单元，其输入端连接时钟信号源，用以对输入的时钟信号进行虑波，继而输出第二时钟信号；
[0008]第二逻辑单兀，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接第二滤波单元的输出端；
[0009]锁存单兀,设有第一输入端与第二输入端，其第一输入端与第一逻辑单兀的输出端连接，其第二输入端与第二逻辑单元的输出端连接，用以响应第一逻辑单元、第二逻辑单兀的输出信号产生一路输出；
[0010]第三逻辑单兀，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接锁存单元的输出端；
[0011]第四逻辑单兀，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接锁存单元的输出端；以及
[0012]多路复用单元，设有第一输入端、第二输入端与第三输入端，分别获取锁存单元、第三逻辑单元与第四逻辑单元的输出信号，最终输出第三时钟信号。[0013]上述方案中，利用第一滤波单元对时钟信号的低周期进行滤波，以产生第一时钟信号，利用第二滤波单元对时钟信号的高周期进行滤波，以产生第二时钟信号。所述第一、第二时钟信号经第一、第二逻辑单元接入锁存单元，锁存单元根据锁存器原理输出与时钟信号源有效周期相同的第三时钟信号。所述第三逻辑单元获取所述第三时钟信号，以产生比第三时钟信号的有效周期长的第四时钟信号。所述第四逻辑单元获取所述第三时钟信号，以产生比第三时钟信号的有效周期短的第五时钟信号。所述多路复用单元则用以获取所述的第三时钟信号、第四时钟信号、第五时钟信号与源时钟信号，最终合路输出稳定的时钟信号。
[0014]本实用新型的技术方案进一步包括:
[0015]所述第一滤波单兀包括第一逻辑模块、第一电阻、第一磁滞逻辑模块以及若干电容；
[0016]所述第一逻辑模块，设有输入端与输出端，其输入端作为第一滤波单兀的输入端;
[0017]所述第一磁滞逻辑模块，设有输入端与输出端，其输入端与所述第一逻辑模块的输出端之间接有第一电阻，其输出端作为第一滤波单兀的输出端；
[0018]所述第一电阻与磁滞逻辑模块输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接电压源。
[0019]进一步的，所述第一滤波单元还包括有第一晶体管，所述第一晶体管的栅极连接第一逻辑单元的第一输入端，漏极连接第一磁滞逻辑模块的输入端，源极连接电压源。
[0020]进一步的，所述第一逻辑单元包括一晶体管，所述晶体管的栅极连接第一逻辑单元的第一输入端，漏极连接第一逻辑单元的第二输入端，源极连接信号地。
[0021]进一步的，所述第二滤波单元包括第二逻辑模块、第二电阻、第二磁滞逻辑模块以及若干电容；
[0022]进一步的，所述第二逻辑模块，设有输入端与输出端，其输入端作为第二滤波单元的输入端；
[0023]进一步的，所述第二磁滞逻辑模块，设有输入端与输出端，其输入端与所述第二逻辑模块的输出端之间接有第二电阻，其输出端作为第二滤波单元的输出端；
[0024]进一步的，所述第二电阻与磁滞逻辑模块输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接信号地。
[0025]进一步的，所述第二滤波单元还包括有第二晶体管，所述第二晶体管的栅极连接第二逻辑单元的第一输入端，源极连接第二磁滞逻辑模块的输入端，漏极连接信号地。
[0026]进一步的，所述第二逻辑单元为“或门”电路。
[0027]进一步的，所述多路复用单元包括多路复用模块、第一“与非门”电路、第二 “与非门”电路以及合路模块；
[0028]所述多路复用模块，设有第一输入端、第二输入端，时钟输入端，所述第一输入端连接锁存单元的输出端，所述第二输入端连接时钟信号源，所述时钟输入端接时钟信号TO ；
[0029]所述第一 “与非门”电路，设有第一输入端与第二输入端，所述第一输入端接多路复用模块的输出端，第二输入端热闹时钟信号Tl ；[0030]所述第二“与非门”电路，设有第一输入端、第二输入端与第三输入端，所述第一输入端连接第三逻辑单元的输出端，第二输入端连接第一“与非门”电路的输出端，第三输入端连接第四逻辑单元的输出端；
[0031]所述合路模块获取第二“与非门”电路的输出信号，合路输出；
[0032]所述时钟信号T0、Tl由一处理器控制生成。
[0033]进一步的，所述第三逻辑单元包括第三“与非门”电路与第四“与非门”电路；
[0034]所述第三“与非门”电路，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，第二输入端连接锁存单元的输出端；
[0035]所述第四“与非门”电路，设有第一输入端与第二输入端，其第一输入端连接第三“与非门”电路的输出端，第二输入端接时钟信号T2 ;其输出端连接第三逻辑单元的输出端，所述时钟信号T2由一处理器控制生成。
[0036]所述第四逻辑单元包括第一“或非门”电路与第五“与非门”电路；
[0037]所述第一 “或非门”电路，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，第二输入端连接锁存单元的输出端；
[0038]所述第五“与非门”电路，设有第一输入端与第二输入端，其第一输入端连接第一“或非门”电路的输出端，第二输入端接时钟信号T3;其输出端连接第四逻辑单元的输出端，所述时钟信号T3由一处理器控制生成。
[0039]本实用新型的优点与有益效果包括:
[0040]1、本实用新型包含时延滤波、稳态滤波、时钟信号锁存等多项功能，提供更为有效的时钟信号保护且适用于各类集成电路。
[0041]2、本实用新型方案中包括多项时钟周期校准机制，能实现对时钟周期的自适应。
[0042]3、本实用新型采用无源电路元件，电路稳定，功率损耗较低。
【专利附图】
【附图说明】
[0043]图1为现有滤波电路示意图一。
[0044]图2为现有滤波电路示意图二。
[0045]图3为本实用新型的框架结构示意图。
[0046]图4为本实用新型的电路结构示意图。
[0047]图5为时钟信号(T0、T1、T2、T3)的产生电路示意图。
[0048]图6为图5的时钟信号与电路输出对照表。
【具体实施方式】
[0049]如下结合附图,对本申请方案作进一步描述:
[0050]如图3所示，时钟滤波电路，获取时钟信号源I的时钟信号，其包括
[0051]第一滤波单元2，其输入端连接时钟信号源1，用以对输入的时钟信号进行滤波，继而输出第一时钟信号；
[0052]第一逻辑单兀3,设有第一输入端与第二输入端，其第一输入端连接时钟信号源I，其第二输入端连接第一滤波单元2的输出端；
[0053]第二滤波单元4，其输入端连接时钟信号源1，用以对输入的时钟信号进行虑波，继而输出第二时钟信号；
[0054]第二逻辑单兀5,设有第一输入端与第二输入端，其第一输入端连接时钟信号源I，其第二输入端连接第二滤波单元4的输出端；
[0055]锁存单兀6,设有第一输入端与第二输入端,其第一输入端与第一逻辑单兀3的输出端连接，其第二输入端与第二逻辑单元5的输出端连接，用以响应第一逻辑单元3、第二逻辑单兀5的输出信号产生一路输出；
[0056]第三逻辑单兀7,设有第一输入端与第二输入端,其第一输入端连接时钟信号源I，其第二输入端连接锁存单元6的输出端；
[0057]第四逻辑单兀8,设有第一输入端与第二输入端，其第一输入端连接时钟信号源1，其第二输入端连接锁存单元6的输出端；以及
[0058]多路复用单元9，设有第一输入端、第二输入端与第三输入端，分别获取锁存单元
6、第三逻辑单元7与第四逻辑单元8的输出信号，最终输出第三时钟信号。
[0059]上述方案中，利用第一滤波单元对时钟信号的低周期进行滤波，以产生第一时钟信号，利用第二滤波单元对时钟信号的高周期进行滤波，以产生第二时钟信号。所述第一、第二时钟信号经第一、第二逻辑单元接入锁存单元，锁存单元根据锁存器原理输出与时钟信号源有效周期相同的第三时钟信号。所述第三逻辑单元获取所述第三时钟信号，以产生比第三时钟信号的有效周期长的第四时钟信号。所述第四逻辑单元获取所述第三时钟信号，以产生比第三时钟信号的有效周期短的第五时钟信号。所述多路复用单元则用以获取所述的第三时钟信号、第四时钟信号、第五时钟信号与源时钟信号，最终合路输出稳定的时钟信号。
[0060]如图4所不,所述第一滤波单兀2包括第一逻辑模块21、第一电阻22、第一磁滞逻辑模块23以及若干电容；
[0061]所述第一逻辑模块21，具体为“非”门电路，其输入端作为第一滤波单元2的输入端，作用是将时钟信号反相并产生一个小的时延；
[0062]所述第一磁滞逻辑模块23，具体为史密斯触发器，其输入端与所述第一逻辑模块21的输出端之间接有第一电阻22，其输出端作为第一滤波单元2的输出端，其作用是缓冲时钟信号的小幅度跳变，稳定时钟信号输出；
[0063]所述第一电阻22与第一磁滞逻辑模块23输入端之间设有多个结点,分别对应连接有若干电容，各电容的另一端连接电压源。
[0064]所述第一滤波单元2还包括有第一晶体管24，所述第一晶体管24的栅极连接第一逻辑单元2的第一输入端，漏极连接第一磁滞逻辑模块24的输入端，源极连接电压源。
[0065]所述第一逻辑单元3包括一晶体管，所述晶体管的栅极连接第一逻辑单元2的第一输入端，漏极连接第一逻辑单元2的第二输入端，源极连接信号地。
[0066]所述第二滤波单元3包括第二逻辑模块31、第二电阻32、第二磁滞逻辑模块33以及若干电容；
[0067]所述第二逻辑模块4，具体为“非”门电路，其输入端作为第二滤波单元3的输入端，作用是将时钟信号反相并产生一个小的时延；
[0068]所述第二磁滞逻辑模块33，具体为史密斯触发器，其输入端与所述第二逻辑模块31的输出端之间接有第二电阻32，其输出端作为第二滤波单元3的输出端，其作用是缓冲时钟信号的小幅度跳变，稳定时钟信号输出；
[0069]所述第二电阻32与第二磁滞逻辑模块33输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接信号地。
[0070]所述第二滤波单元3还包括有第二晶体管34，所述第二晶体管34的栅极连接第二逻辑单元31的第一输入端，源极连接第二磁滞逻辑模块33的输入端，漏极连接信号地。
[0071]上述第一、第二滤波单元结构对称，用以分别至时钟信号的高或低周期进行滤波，并且其各电容与结点之间还接有一晶体管开关，由一处理器产生的控制信号S0-S7控制各晶体管开关的通断以实现对滤波过程的自适应控制。
[0072]所述第二逻辑单元为“或门”电路。
[0073]所述多路复用单元9包括多路复用模块91、第一“与非门”电路92、第二“与非门”电路93以及合路模块94 ；
[0074]所述多路复用模块91,设有第一输入端、第二输入端，时钟输入端,所述第一输入端连接锁存单元6的输出端，所述第二输入端连接时钟信号源1，所述时钟输入端接时钟信号TO ；
[0075]所述第一“与非门”电路92,设有第一输入端与第二输入端,所述第一输入端接多路复用模块91的输出端，第二输入端热闹时钟信号Tl ；
[0076]所述第二“与非门”电路93,设有第一输入端、第二输入端与第三输入端,所述第一输入端连接第三逻辑单元7的输出端，第二输入端连接第一“与非门”电路92的输出端，第三输入端连接第四逻辑单元8的输出端；
[0077]所述合路模块94获取第二“与非门”电路93的输出信号，合路输出；
[0078]所述时钟信号T0、Tl由一处理器控制生成。
[0079]进一步的，所述第三逻辑单元7包括第三“与非门”电路71与第四“与非门”电路72 ；
[0080]所述第三“与非门”电路71,设有第一输入端与第二输入端,其第一输入端连接时钟信号源1，第二输入端连接锁存单元6的输出端；
[0081 ] 所述第四“与非门”电路72，设有第一输入端与第二输入端，其第一输入端连接第三“与非门”电路71的输出端，第二输入端接时钟信号T2 ;其输出端连接第三逻辑单元7的输出端，所述时钟信号T2由一处理器控制生成。
[0082]所述第四逻辑单元8包括第一“或非门”电路81与第五“与非门”电路82 ；
[0083]所述第一“或非门”电路81,设有第一输入端与第二输入端,其第一输入端连接时钟信号源1，第二输入端连接锁存单元6的输出端；
[0084]所述第五“与非门”电路82,设有第一输入端与第二输入端,其第一输入端连接第一“或非门”电路81的输出端，第二输入端接时钟信号T3 ;其输出端连接第四逻辑单元8的输出端，所述时钟信号T3由一处理器控制生成。
[0085]如图5所示，时钟信号(T0、T1、T2、T3)的产生电路，包括一处理器、与处理器通过数据总线连接的寄存器、与寄存器连接的第一解码器、第二解码器。所述第一解码器产生用以控制滤波电路各晶体管开合的控制信号S0-S7，所述第二解码器产生时钟信号Τ0-Τ3。、
[0086]如图6所示，当Τ0Τ1Τ2Τ3=0000时，滤波电路不工作；当Τ0Τ1Τ2Τ3=1100时，滤波电路对时钟信号的高\低周期进行滤波，输出与原时钟周期相同的时钟信号；当T0T1T2T3=1010时，滤波电路对时钟信号的高周期进行滤波，输出与大于原时钟周期的时钟信号；当Τ0Τ1Τ2Τ3=1001时，滤波电路对时钟信号的低周期进行滤波，输出小于原时钟周期的时钟信号。
[0087]上述优选实施方式应视为本申请方案实施方式的举例说明，凡与本申请方案雷同、近似或以此为基础作出的技术推演、替换、改进等，均应视为本专利的保护范围。
【权利要求】
1.一种时钟滤波电路，其特征在于:包括 第一滤波单元，其输入端连接时钟信号源，用以对输入的时钟信号进行滤波，继而输出第一时钟信号； 第一逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接第一滤波单元的输出端； 第二滤波单元，其输入端连接时钟信号源，用以对输入的时钟信号进行虑波，继而输出第二时钟信号； 第二逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接第二滤波单元的输出端； 锁存单元，设有第一输入端与第二输入端，其第一输入端与第一逻辑单元的输出端连接，其第二输入端与第二逻辑单元的输出端连接，用以响应第一逻辑单元、第二逻辑单元的输出信号产生一路输出； 第三逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接锁存单元的输出端； 第四逻辑单元，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，其第二输入端连接锁存单元的输出端；以及 多路复用单元，设有第一输入端、第二输入端与第三输入端，分别获取锁存单元、第三逻辑单元与第四逻辑单元的输出信号，最终输出第三时钟信号。
2.根据权利要求1所述的时钟滤波电路，其特征在于:所述第一滤波单元包括第一逻辑模块、第一电阻、第一磁滞逻辑模块以及若干电容； 所述第一逻辑模块，设有输入端与输出端，其输入端作为第一滤波单兀的输入端； 所述第一磁滞逻辑模块，设有输入端与输出端，其输入端与所述第一逻辑模块的输出端之间接有第一电阻，其输出端作为第一滤波单元的输出端； 所述第一电阻与磁滞逻辑模块输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接电压源。
3.根据权利要求2所述的时钟滤波电路，其特征在于:所述第一滤波单元还包括有第一晶体管，所述第一晶体管的栅极连接第一逻辑单元的第一输入端，漏极连接第一磁滞逻辑模块的输入端，源极连接电压源。
4.根据权利要求1所述的时钟滤波电路，其特征在于:所述第一逻辑单元包括一晶体管，所述晶体管的栅极连接第一逻辑单元的第一输入端，漏极连接第一逻辑单元的第二输入端，源极连接信号地。
5.根据权利要求1所述的时钟滤波电路，其特征在于:所述第二滤波单元包括第二逻辑模块、第二电阻、第二磁滞逻辑模块以及若干电容； 所述第二逻辑模块，设有输入端与输出端，其输入端作为第二滤波单元的输入端； 所述第二磁滞逻辑模块，设有输入端与输出端，其输入端与所述第二逻辑模块的输出端之间接有第二电阻，其输出端作为第二滤波单元的输出端； 所述第二电阻与磁滞逻辑模块输入端之间设有多个结点，分别对应连接有若干电容，各电容的另一端连接信号地。
6.根据权利要求5所述的时钟滤波电路，其特征在于:所述第二滤波单元还包括有第二晶体管，所述第二晶体管的栅极连接第二逻辑单元的第一输入端，源极连接第二磁滞逻辑模块的输入端，漏极连接信号地。
7.根据权利要求1所述的时钟滤波电路，其特征在于:所述第二逻辑单元为“或门”电路。
8.根据权利要求1所述的时钟滤波电路，其特征在于:所述多路复用单元包括多路复用模块、第一“与非门”电路、第二“与非门”电路以及合路模块； 所述多路复用模块，设有第一输入端、第二输入端，时钟输入端，所述第一输入端连接锁存单元的输出端，所述第二输入端连接时钟信号源，所述时钟输入端接时钟信号TO ； 所述第一 “与非门”电路，设有第一输入端与第二输入端，所述第一输入端接多路复用模块的输出端，第二输入端热闹时钟信号Tl ； 所述第二“与非门”电路，设有第一输入端、第二输入端与第三输入端，所述第一输入端连接第三逻辑单元的输出端，第二输入端连接第一“与非门”电路的输出端，第三输入端连接第四逻辑单元的输出端； 所述合路模块获取第二“与非门”电路的输出信号，合路输出； 所述时钟信号T0、Tl由一处理器控制生成。
9.根据权利要求1所述的时钟滤波电路，其特征在于:所述第三逻辑单元包括第三“与非门”电路与第四“与非门”电路； 所述第三“与非门”电路，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，第二输入端连接锁存单元的输出端； 所述第四“与非门”电路，设有第一输入端与第二输入端，其第一输入端连接第三“与非门”电路的输出端，第二输入端接时钟信号T2 ;其输出端连接第三逻辑单元的输出端，所述时钟信号T2由一处理器控制生成。
10.根据权利要求1所述的时钟滤波电路，其特征在于:所述第四逻辑单元包括第一“或非门”电路与第五“与非门”电路； 所述第一 “或非门”电路，设有第一输入端与第二输入端，其第一输入端连接时钟信号源，第二输入端连接锁存单元的输出端； 所述第五“与非门”电路，设有第一输入端与第二输入端，其第一输入端连接第一“或非门”电路的输出端，第二输入端接时钟信号T3 ;其输出端连接第四逻辑单元的输出端，所述时钟信号T3由一处理器控制生成。
【文档编号】H03K5/1252GK203788252SQ201420076915
【公开日】2014年8月20日 申请日期:2014年2月21日 优先权日:2014年2月21日
【发明者】方镜清 申请人:中山芯达电子科技有限公司