一种s波段低相位噪声频率综合发生器的制造方法
【专利摘要】本实用新型涉及一种S波段低相位噪声频率综合发生器，该频率综合发生器为雷达系统产生四路射频信号以及时序控制信号：频率综合发生器内部由一种高稳定度的时钟源产生两种存在差频的中频信号,该两种中频信号相互独立且相参,然后分别经过一次混频电路直接输出所述四路射频信号中的三种，分别为雷达系统使用的接收本振信号、发射激励信号和系统校正信号，其中发射激励信号和系统校正信号产生为同一链路，二者工作为时分关系，由微波开关选择输出；四路射频信号中的最后一种为雷达系统中信号处理器使用的采样基准信号，由高稳定度的时钟源直接分频产生；时序控制信号由控制单元产生。本实用新型的频率综合发生器产生的信号质量优异，信号易于调试和控制。
【专利说明】一种S波段低相位噪声频率综合发生器
【技术领域】
[0001]本实用新型涉及低相位噪声频率综合发生器，特别是一种S波段调频连续波雷达体制下的低相位噪声频率综合发生器。
【背景技术】
[0002]调频连续波雷达探测灵敏度与发射激励信号和接收本振信号的相位噪声有着直接的关系。
[0003]雷达目标回波信号与接收本振信号混频时，接收本振信号的相位噪声会影响接收机的基底噪声；而调频连续波雷达中发射信号会不可避免的泄露到接收机内，发射激励信号的相位噪声与接收本振信号的混频产物同样也会影响接收机的基底噪声。
[0004]目标的检测，需要目标回波信号有一定的信噪比，当接收机的基底噪声过高，微弱的目标回波信号就会因为信噪比变小或淹没在基底噪声下而增加检测难度。
[0005]调频连续波雷达对频率综合发生器发射激励信号和接收本振信号在偏离IOOkHz处以远的相位噪声指标要求很高，例如某S波段频率综合发生器相位噪声指标要求-110dBc/Hz@lkHz、-120dBc/Hz@100kHz、-145dBc/Hz@lMHz。
[0006]随着雷达技术的发展，频率综合发生器作为雷达系统的心脏，除了输出信号相位噪声指标以外，雷达系统对其有了更多的要求，例如复杂波形调制、频率捷变、时分复用等功能以及各种系统所需的校正、相参基准、重频脉冲等信号的输出。目前以此需求的频率综合发生器设计普遍使用的电路架构为:DDS+压控振荡器+若干单频介质振荡器多次混频的形式，该电路形式简单，混频后滤波器组的使用很好的保证了信号质量，但随之也带来体积大成本高的问题，并且多路信号的基础波形电路共用，不光引入了各信号指标调试时相互掣肘的因素，还使得各信号的独立性受到损失。
【发明内容】
[0007]针对现有技术的缺陷或不足，本实用新型的目的在于提供一种S波段低相位噪声、频率及调制波形可任意快速输出的频率综合发生器。
[0008]为此，本实用新型提供的S波段低相位噪声频率综合发生器，该频率综合发生器用于产生四路射频信号和时序控制信号，所述四路射频信号包括接收本振信号、发射激励信号、系统校正信号和相参基准信号；
[0009]该S波段低相位噪声频率综合发生器包括:
[0010]时钟源单元，该时钟源单元产生噪声信号，该噪声信号用作频率综合发生器内部的时钟源；
[0011]驱动源单元，该驱动源单元产生噪声信号，该噪声信号作为频率综合发生器内部上变频的本振驱动；
[0012]基准信号生成单元，该基准信号生成单元产生噪声信号，向频率综合发生器外部分系统提供相参基准信号；[0013]激励校正信号生成单元，该激励校正信号生成单元产生发射激励信号和系统校正信号;
[0014]接收本振信号生成单元，该接收本振信号生成单元产生接收本振信号；
[0015]和，
[0016]控制单元，该控制单元负责对外通讯并产生频率综合发生器的内部控制信号和频率综合发生器的外部时序控制信号；
[0017]所述时钟源单元输出三路信号分别至驱动源单元、基准信号生成单元和控制单元;
[0018]所述驱动源单元接收来自时钟源单元的时钟作为参考信号，输出四路信号分别至激励校正信号生成单元、接收本振信号生成单元；
[0019]所述基准信号生成单元接收来自时钟源单元的时钟作为参考信号并完成输出相参基准信号；
[0020]所述激励校正信号生成单元接收来自驱动源单元的信号通过混频后输出发射激励信号和系统校正信号，并接收来自控制单元的命令完成波形和频点的变化；
[0021]所述接收本振信号生成单元接收来自驱动源单元的信号通过混频后输出接收本振信号，并接收来自控制单元的命令完成波形和频点的变化；
[0022]所述控制单元接收来自时钟源单元的参考时钟，根据外部要求向激励校正信号生成单元、接收本振信号生成单元输出控制指令，并对频率综合发生器外部产生时序和告警信号。
[0023]优选的，
[0024]所述时钟源单元包括恒温晶振和第一功分器；所述恒温晶振产生的信号被所述第一功分器分为三路信号，该三路信号分别为信号fO、信号fO'和信号fO"；
[0025]所述控制单元包括FPGA，所述FPGA接收所述信号fO"作为工作时钟；
[0026]所述驱动源单元包括锁相芯片、压控介质振荡器和第二功分器；所述锁相芯片接收信号《V作为参考信号，所述压控介质振荡器输出反馈信号至所述锁相芯片，所述压控介质振荡器输出与时钟源同相位的信号，该信号经所述第二功分器分为信号f5、信号f5/、信号f7和信号f7'；
[0027]所述基准信号生成单元包括二倍频器、第三滤波器、五分频器、LC滤波电路和第三功率调整电路；所述信号fO经所述二倍频器和所述第三滤波器进行频谱变化及滤波处理，处理后的信号再经所述五分频器和LC滤波电路进行频谱变化及滤波处理，处理后的信号经过功率调整电路后输出相参基准信号fl ;
[0028]所述激励校正信号生成单元包括第一 DDS、第一混频器、第一滤波器、第一功率调整电路、单刀双掷微波开关和第一隔离器A和第一隔离器B ;所述第一 DDS接受信号f5作为工作时钟，产生发射激励信号和系统校正信号的基础波形信号f6 ;控制单元控制信号f6产生线性调频信号，该线性调频信号与信号f7在所述第一混频器进行上变频，实现基础波形向S波段的频率转换，转换后的信号经过所述第一滤波器、第一功率调整电路进行频域内的调整处理，处理后的信号进入所述单刀双掷微波开关，当控制单元控制单刀双掷微波开关掷A位点时，信号进入第一隔离器A输出为发射激励信号f2，当控制单元控制单刀双掷微波开关掷B位点时,信号进入第一隔离器B输出为系统校正信号f3 ；[0029]所述接收本振信号生成单元包括第二 DDS、第二混频器、第二滤波器、第二功率调整电路和第二隔离器；所述第二 DDS接受信号K'作为工作时钟，产生接收本振信号的基础波信号f8 ;控制单元控制信号f8产生线性调频信号，该线性调频信号与信号fT在所述第一混频器进行上变频，实现基础波形向S波段的频率转换，转换后的信号经过所述第二滤波器、第二功率调整电路进行频域内的调整处理，处理后的信号进入第二隔离器输出为接收本振信号f4。
[0030]与现有技术相比，本实用新型的优点在于:
[0031](I)相位噪声指标优异。充分利用了时钟源单元和驱动源单元相位噪声特性不同区域的优势，尽可能接近无损结合。
[0032](2)杂散指标优异。激励校正信号生成单元和接收本振信号生成单元均通过一次变频即完成最终信号的输出，降低了上变频寄生效应对信号的影响，对杂散信号的产生从理论上做到有效控制。
[0033](3)功能灵活，易于调试。激励校正信号生成单元和接收本振信号生成单元保持同源却又完全独立，互不依赖，这使得两种信号各自完成具备多样性功能，且在进行指标的调试中不必患得患失,多方兼顾。
[0034]综上，本实用新型的频率综合发生器中采用双DDS+低相位噪声锁相介质振荡器产生信号的方式，将基础波形及频点切换归于DDS之中，频率综合发生器的两路高频信号均通过各自的DDS和低相位噪声锁相介质振荡器经过一次混频完成输出，信号质量优异，且避免了滤波器组的使用，同时具有两路信号易于调试、可独立控制的优点。
【专利附图】
【附图说明】
[0035]图1为S波段低相位噪声频率综合发生器基本原理框图；
[0036]图2是S波段低相位噪声宽频率捷变的频率综合发生器详细原理框图。
[0037]以下结合附图对本实用新型作进一步的详细说明。
【具体实施方式】
[0038]参考图1，本实用新型提供的S波段低相位噪声频率综合发生器，该频率综合发生器为雷达系统产生四路射频信号以及时序控制信号:频率综合发生器内部由一种高稳定度的时钟源产生两种存在差频的中频信号，该两种中频信号相互独立且相参，然后分别经过一次混频电路直接输出所述四路射频信号中的三种，分别为雷达系统接收机使用的本振信号，雷达系统发射机使用的激励信号和系统使用的系统校正信号，其中激励信号和系统校正信号产生为同一链路，二者工作为时分关系，由微波开关选择输出；四路射频信号中的最后一种为雷达系统中信号处理器使用的采样基准信号，由高稳定度的时钟源直接分频产生；时序控制信号由控制单元产生。
[0039]本实用新型采用双DDS+低相位噪声锁相介质振荡器，该电路形式使得激励校正信号生成单元和接收本振信号生成单元的输出信号简便快捷且完整独立，雷达系统发射激励信号、系统校正信号(系统校正信号是在雷达接收通道需要校正时产生的内部检测信号，激励、校正两个信号受FPGA控制，不同时产生)和接收本振信号的基础波形由DDS产生，均具备捷变频和任意调制波形输出的能力；而锁相介质振荡器的高质量信号不仅用作双DDS的工作时钟，还在基础波形向S波段的“搬移”中得到巧妙利用。
[0040]本实用新型的时钟源单元产生高稳定、低相位噪声信号，如IOOMHz高稳定、低相位噪声信号，用作频率综合发生器内部的时钟源。该时钟源单元输出三路信号分别至驱动源单元、基准信号生成单元和控制单元。
[0041]本实用新型的驱动源单元产生高稳定、低相位噪声信号，如2600MHz高稳定、低相位噪声信号，用作频率综合发生器内部上变频的本振驱动。该驱动源单元接收来自时钟源单元的时钟作为参考信号，输出四路信号，其中两路至激励校正信号生成单元，另外两路至接收本振信号生成单元。
[0042]本实用新型的基准信号生成单元产生高稳定、低相位噪声信号，如40MHz高稳定、低相位噪声信号，向频率综合发生器外部分系统提供相参基准。该基准信号生成单元接收来自时钟源单元的时钟作为参考信号并完成最终输出。
[0043]本实用新型的激励校正信号生成单元产生发射激励信号和系统校正信号。该激励校正信号单元接收来自驱动源单元的信号通过混频完成最终输出，并接收来自控制单元的命令完成波形和频点的变化。
[0044]本实用新型的接收本振信号生成单元产生接收本振信号。该接收本振信号生成单元接收来自驱动源单元的信号通过混频完成最终输出，并接收来自控制单元的命令完成波形和频点的变化。
[0045]本实用新型的控制单元负责对外通讯并产生控制、时序、告警信号。该控制单元接收来自时钟源单元的参考时钟，根据外部要求向激励校正信号生成单元、接收本振信号生成单元输出控制指令，并对频率综合发生器外部产生对外的时序控制信号和告警信号。
[0046]本实用新型中的驱动源单元是保证整个频率综合发生器低相位噪声的关键部分。
[0047]本实用新型的锁相芯片可使用美国HITTITE公司的HMC440，环路中使用IOOMHz频率鉴相，上述可知，IOOMHz信号fO'由高稳定低相位噪声的恒温晶振直接产生，避免了因信号倍频、分频等引起的相位噪声恶化问题。
[0048]本实用新型的VCO可采用定制的2600MHz介质压控振荡器，该器件频率范围窄，远端相位噪声指标优良，直接产生高频率以及不用外置分频即可直接送入锁相电路HMC440的特点，得到充分利用，也使得电路更加简化。
[0049]本实用新型的DDS可使用美国ADI公司的AD9914，该产品2012年初公布上市，其内部时钟速度较前系列提升3倍，最高达3.5GSPS，可直接输出最高1400MHz的模拟信号。在输入时钟为2600MHz输出频率为500MHz时，宽带杂散抑制可达60dBc以上，相位噪声小于-130dBc/HZ@lKHZ、-151dBc/HzilMHz,由其产生的各信号基础波形质量从而得到了良好的保证。
[0050]实施例:
[0051]遵循本实用新型的技术方案，参见图1和图2，该实施例的S波段低相位噪声宽频率捷变的频率综合发生器，由时钟源单元、驱动源单元、基准信号生成单元、激励校正信号生成单元、接收本振信号生成单元和控制单元计六部分组成。其中:
[0052]时钟源单元包括IOOMHz恒温晶振和第一功分器，第一功分器为一四功分器。工作时，IOOMHz恒温晶振是频率综合发生器所有信号产生的根本，其经过功分器分为三路，第一路IOOMHz信号fO作为基准信号生成单元的信号源，最终生成40MHz相参基准信号fl ;第二路IOOMHz信号《V作为驱动源单元中锁相芯片的参考时钟，与2600MHz压控介质振荡器输出信号f5、f5'、f7、f7'实现相参；第三路IOOMHz信号f0"则作为控制单元中可编程逻辑器件FPGA的参考时钟，生成各种时序信号。
[0053]驱动源单元包括锁相芯片、2600MHz压控介质振荡器和第二功分器，第二功分器为一四功分器。工作时，锁相芯片接收来自时钟源单元的100MHz信号《V作为参考信号，反馈输入则来自2600MHz压控介质振荡器，在100MHz鉴相频率的整数分频模式下，压控介质振荡器输出频率牢牢锁定于2600MHz，然后经四功分器输出两对信号f5、f5/和f7、f7/，信号f5、fV作为激励校正信号生成单元和接收本振信号生成单元中第一 DDS、第二 DDS的工作时钟，信号f7、fT则作为激励校正信号生成单元和接收本振信号生成单元中各自混频器的本振驱动。
[0054]基准信号生成单元包括二倍频器、第三滤波器(为一带通滤波器)、五分频器、LC滤波电路和第三功率调整电路，信号f0经二倍频器和第三滤波器进行频谱变化及滤波处理，处理后输出高于原基准信号一倍的过渡信号，该信号再经所述五分频器和LC滤波电路进行频谱变化及滤波处理，处理后输出原基准信号频率五分之二的最终信号，该信号经过功率调整电路后输出相参基准信号fl ;工作时，第一路100MHz信号f0进入基准信号生成单元，经二倍频器、第三滤波器后输出质量较好的200MHz信号，该信号再经五分频器产生40MHz信号，40MHz信号经过LC滤波电路以及第三功率调整电路输出最终的相参基准信号
flo
[0055]激励校正信号生成单元包括第一 DDS、第一混频器、第一滤波器A (为一带通滤波器)、第一滤波器B(为一带通滤波器)、第一功率调整电路、单刀双掷微波开关、第一隔离器A和第一隔离器B。工作时，激励校正信号生成单元中，利用发射激励和系统校正两种信号在时域内互斥，频域内相近的特点，合用一个信号通道分时产生。第一 DDS接受来自驱动源单元的2600MHz信号f5作为工作时钟，产生发射激励信号和系统校正信号的基础波形f6，频率范围300MHz-500MHz，f6信号可根据外部要求由FPGA控制产生不同频率点及调制波形，然后经过必要的滤波后与来自驱动源单元的2600MHz信号f7进行上变频，再经过带通滤波器、功率调整电路、单刀双掷微波开关分为两路输出，开关控制及信号控制均由控制单元保证同步，为防止信号在实际工作中因通道匹配等问题引起的反射现象，两路信号各自经过隔离器最终输出发射激励信号f2和系统校正信号f3。
[0056]接收本振信号生成单元包括第二 DDS、第二混频器、第二滤波器(为一带通滤波器)、第二功率调整电路和第二隔离器。工作时，第二 DDS接受来自驱动源单元的2600MHz信号f5'作为工作时钟，产生接收本振信号的基础波形f8，频率范围330MHz-530MHz，f8信号可根据外部要求由FPGA控制产生不同频率点及调制波形，然后经过必要的滤波后与来自驱动源单元的2600MHz信号fT进行上变频，再经过带通滤波器、功率调整电路、隔离器后最终输出接收本振信号f4。
[0057]控制单元由可编程逻辑器FPGA及其周边电路组成。工作时，可编程逻辑器FPGA的工作时钟来自于时钟源单元产生的100MHz信号fO"。其主要完成与外部通讯、时序控制、第一 DDS和第二 DDS频率及波形配置、频率综合发生器整体故障诊断告警等功能。
[0058]如图2所示,该实施例的频率综合发生器中2600MHz的低相位噪声锁相介质振荡器信号源分为四路f5、f5/、f7、fT，其中f5、f5/两路信号分别提供给高速第一 DDS和第二 DDS作为参考时钟；第一 DDS产生发射激励信号或系统校正信号的基础波形f6，第二DDS则产生接收本振信号的基础波形f8 ；2600MHz的其余两路信号f7和f7'，f7作为驱动将发射激励信号或系统校正信号的基础波形f6上变频至S波段，FPGA控制电路同步控制第一 DDS和单刀双掷微波开关，可分别输出时分关系的发射激励信号f2和系统校正信号f3 ；同理f7'作为驱动将接收本振信号的基础波形f8上变频至S波段，输出连续的接收本振信号f4。
[0059]该实施例中，2600MHz的低相位噪声锁相介质振荡器信号源的相位噪声可达到-115dBc/Hz@lKHz、-155dBc/Hz@lMHz。高速 DDS 使用的参考时钟为 2600MHz,第一 DDS设计输出信号频率范围为300MHz-500MHz，第二 DDS设计输出信号频率范围为330MHz-530MHz，二者输出信号频率均为参考时钟频率的1/5左右，从而可以很好保证输出信号的杂散抑制，宽、窄带杂散抑制分别控制在-60dBc、-90dBc以下。
[0060]由上所述，该实施例的频率综合发生器的频率变化范围可达200MHz或更宽，相位噪声指标可达-150dBc/HZ@lMHZ，频点及调制波形可通过外部进行控制。
【权利要求】
1.一种S波段低相位噪声频率综合发生器，其特征在于，该频率综合发生器用于产生四路射频信号和时序控制信号，所述四路射频信号包括接收本振信号、发射激励信号、系统校正信号和相参基准信号；该S波段低相位噪声频率综合发生器包括: 时钟源单元，该时钟源单元产生噪声信号，该噪声信号用作频率综合发生器内部的时钟源； 驱动源单元，该驱动源单元产生噪声信号，该噪声信号作为频率综合发生器内部上变频的本振驱动； 基准信号生成单元，该基准信号生成单元产生噪声信号，向频率综合发生器外部分系统提供相参基准信号； 激励校正信号生成单元，该激励校正信号生成单元产生发射激励信号和系统校正信号; 接收本振信号生成单元，该接收本振信号生成单元产生接收本振信号； 和， 控制单元，该控制单元负责对外通讯并产生频率综合发生器的内部控制信号和频率综合发生器的外部时序控制信号； 所述时钟源单元输出三路信号分别至驱动源单元、基准信号生成单元和控制单元； 所述驱动源单元接收来自时钟源单元的时钟作为参考信号，输出四路信号分别至激励校正信号生成单元、接收本振信号生成单元； 所述基准信号生成单元接收来自时钟源单元的时钟作为参考信号并完成输出相参基准信号； 所述激励校正信号生成单元接收来自驱动源单元的信号通过混频后输出发射激励信号和系统校正信号，并接收来自控制单元的命令完成波形和频点的变化； 所述接收本振信号生成单元接收来自驱动源单元的信号通过混频后输出接收本振信号，并接收来自控制单元的命令完成波形和频点的变化； 所述控制单元接收来自时钟源单元的参考时钟，根据外部要求向激励校正信号生成单元、接收本振信号生成单元输出控制指令，并对频率综合发生器外部产生时序和告警信号。
2.如权利要求1所述的S波段低相位噪声频率综合发生器，其特征在于，所述时钟源单元包括恒温晶振和第一功分器；所述恒温晶振产生的信号被所述第一功分器分为三路信号，该三路信号分别为信号《K信号《V和信号fO"； 所述控制单元包括FPGA，所述FPGA接收所述信号fO"作为工作时钟； 所述驱动源单元包括锁相芯片、压控介质振荡器和第二功分器；所述锁相芯片接收信号fO'作为参考信号，所述压控介质振荡器输出反馈信号至所述锁相芯片，所述压控介质振荡器输出与时钟源同相位的信号，该信号经所述第二功分器分为信号f5、信号f5'、信号f7和信号f7'； 所述基准信号生成单元包括二倍频器、第三滤波器、五分频器、LC滤波电路和第三功率调整电路；所述信号fO经所述二倍频器和所述第三滤波器进行频谱变化及滤波处理，处理后的信号再经所述五分频器和LC滤波电路进行频谱变化及滤波处理，处理后的信号经过功率调整电路后输出相参基准信号fl ； 所述激励校正信号生成单元包括第一 DDS、第一混频器、第一滤波器、第一功率调整电路、单刀双掷微波开关和第一隔离器A和第一隔离器B ;所述第一 DDS接受信号f5作为工作时钟，产生发射激励信号和系统校正信号的基础波形信号f6 ;控制单元控制信号f6产生线性调频信号，该线性调频信号与信号f7在所述第一混频器进行上变频，实现基础波形向S波段的频率转换，转换后的信号经过所述第一滤波器、第一功率调整电路进行频域内的调整处理，处理后的信号进入所述单刀双掷微波开关，当控制单元控制单刀双掷微波开关掷A位点时，信号进入第一隔离器A输出为发射激励信号f2，当控制单元控制单刀双掷微波开关掷B位点时,信号进入第一隔离器B输出为系统校正信号f3 ； 所述接收本振信号生成单元包括第二 DDS、第二混频器、第二滤波器、第二功率调整电路和第二隔离器；所述第二 DDS接受信号K'作为工作时钟，产生接收本振信号的基础波信号f8 ;控制单元控制信号f8产生线性调频信号，该线性调频信号与信号fT在所述第一混频器进行上变频，实现基础波形向S波段的频率转换，转换后的信号经过所述第二滤波器、第二功率调整电路进行频域内的调整处理，处理后的信号进入第二隔离器输出为接收本振信 号f4。
【文档编号】H03L7/18GK203813766SQ201420182223
【公开日】2014年9月3日 申请日期:2014年4月15日 优先权日:2014年4月15日
【发明者】高阳, 王孟 申请人:西安天伟电子系统工程有限公司