基于数字延时的相位补偿装置的制作方法

本发明属于数字信号处理领域，尤其涉及一种基于数字延时的相位补偿装置。

背景技术：

数字信号处理领域，对信号的相位补偿是很常见的现象，例如，在电能计量系统中，电流和电压通道之间存在的相位偏差，需要在电流和电压通道进行补偿。

基于数字延时的相位补偿方法通过移位寄存器实现，但当相位补偿范围较大或补偿精度较高时，需要大量的寄存器和高速的移位时钟，硬件开销将会很大，这对一个系统来说将会是致命的。而随着信号处理的发展，对相位补偿的范围和精度的要求都会越来越高，基于数字延时的相位补偿的传统的结构的弊端日益突出。

技术实现要素：

本发明要解决的技术问题是为了克服现有相位补偿装置当相位补偿范围较大或补偿精度较高时，需要大量的寄存器和高速的移位时钟，硬件开销将会很大的缺陷，提供一种能够节省硬件资源的基于数字延时的相位补偿装置。

本发明是通过以下技术方案解决上述技术问题的：

本发明提供一种基于数字延时的相位补偿装置，其特点是，所述相位补偿装置采用N级结构，各级的相位补偿精度均不相同且相位补偿范围均不相同，各级相位补偿的总和等于输入的相位补偿值或在相位补偿范围内最接近输入的相位补偿值，N为大于或等于1的整数；

所述相位补偿装置的输入信号采样率为f_m，相位补偿精度为f_n，f_m≤f_n。

本技术方案在保证补偿范围和补偿精度的前提下，基于分级结构补偿，不同级采用不同的时钟，进行不同精度和不同补偿范围的补偿，大大简化了相位补偿装置的结构，能够很好地节约面积和降低功耗，特别是相位补偿的精度远高于输入信号采样率且所要求的相位补偿范围比较大时，对硬件资源的消耗的节约效果更加突出。

较佳地，所述N级中的一级采用第一相位补偿电路，所述第一相位补偿电路用于对输入的信号在第一相位补偿范围内进行补偿；

所述第一相位补偿电路包括：

第一移位寄存器链，包括若干移位寄存器和与所述移位寄存器等数量的二选一选择器，所述移位寄存器与所述二选一选择器交替连接，输入所述第一移位寄存器链的信号由所述第一移位寄存器链的第一个移位寄存器输入，由所述第一移位寄存器链的最后一个二选一选择器输出；

所述第一移位寄存器链的移位寄存器的数量根据所述第一相位补偿电路的相位补偿范围确定；

译码器，用于对所述相位补偿值译码，产生用于控制所述二选一选择器的选择信号。

即，所述第一移位寄存器链上器件的排列顺序为：一个移位寄存器，一个二选一选择器，然后再是移位寄存器，二选一选择器，……，直至最后一个移位寄存器，最后一个二选一选择器；所述译码器与各二选一选择器连接。

较佳地，所述N级中的一级采用第二相位补偿电路，所述第二相位补偿电路用于对输入的信号在第二相位补偿范围内进行补偿；

所述第二相位补偿电路包括：

第二移位寄存器链，包括若干移位寄存器和与所述移位寄存器等数量的二选一选择器，所述移位寄存器与所述二选一选择器交替连接，输入所述第二移位寄存器链的信号由所述第二移位寄存器链的第一个移位寄存器输入，由所述第二移位寄存器链的最后一个二选一选择器输出；

所述第二移位寄存器链的移位寄存器的数量根据所述第二相位补偿电 路的相位补偿范围确定。

即，所述第二移位寄存器链上器件的排列顺序为：一个移位寄存器，一个二选一选择器，然后再是移位寄存器，二选一选择器，……，直至最后一个移位寄存器，最后一个二选一选择器。所述第二相位补偿范围与所述第一相位补偿范围不同。

较佳地，所述N级中的一级采用第三相位补偿电路，所述第三相位补偿电路用于对输入的信号在第三相位补偿范围内进行补偿；

所述第三相位补偿电路包括：

第三移位寄存器链，包括若干移位寄存器和与所述移位寄存器等数量的二选一选择器，所述移位寄存器与所述二选一选择器交替连接，输入所述第三移位寄存器链的信号由所述第三移位寄存器链的第一个移位寄存器输入，由所述第三移位寄存器链的最后一个二选一选择器输出；

所述第三移位寄存器链的移位寄存器的数量根据所述第三相位补偿电路的相位补偿范围确定。

即，所述第三移位寄存器链上器件的排列顺序为：一个移位寄存器，一个二选一选择器，然后再是移位寄存器，二选一选择器，……，直至最后一个移位寄存器，最后一个二选一选择器。所述第三相位补偿范围与所述第二相位补偿范围和所述第一相位补偿范围均不同。

较佳地，N等于1，一级结构采用第一相位补偿电路，所述相位补偿装置的输入信号由所述第一移位寄存器链的第一个移位寄存器输入，由所述第一移位寄存器链的最后一个二选一选择器输出；

设f_n除以f_m的商为x，余数为y：f_m＝f_n，或，f_m<f_n且y≠0；

所述第一移位寄存器链的移位寄存器的时钟频率为f_n。

较佳地，设所述相位补偿装置的相位补偿范围的相位补偿最大时延为T：

所述第一移位寄存器链的移位寄存器的数量为ceil(T/f_n)，需要移位的移位寄存器的数量为floor(相位补偿值/f_n)。

其中，ceil(*)表示上取整，floor(*)表示下取整。

较佳地，N等于2，二级结构采用第一相位补偿电路和第二相位补偿电路，所述第一移位寄存器链与所述第二移位寄存器链连接，所述相位补偿装置的输入信号由所述第一移位寄存器链输入，由第二移位寄存器链输出；

设f_n除以f_m的商为x，余数为y：f_m<f_n，y＝0；

x分解为x＝2^p×q，p＝0，q等于2或为大于2的奇数：

所述第一移位寄存器链的移位寄存器的时钟频率为f_m；

所述第二移位寄存器链的移位寄存器的时钟频率为f_n，数量为q-1。

较佳地，设所述相位补偿装置的相位补偿范围的相位补偿最大时延为T：

所述第一移位寄存器链的移位寄存器的数量为ceil(T/f_m)，需要移位的移位寄存器的数量为floor(相位补偿值/f_m)；

所述第二移位寄存器链需要移位的移位寄存器的数量为round(相位补偿值-第一相位补偿电路的补偿量/f_m)。

其中，round(*)表示四舍五入。

较佳地，N等于3，三级结构采用第一相位补偿电路、第三相位补偿电路和第二相位补偿电路，所述第一移位寄存器链、所述第三移位寄存器链和所述第二移位寄存器链顺次连接，所述相位补偿装置的输入信号由所述第一移位寄存器链输入，经过所述第三移位寄存器链，由所述第二移位寄存器链输出；

设f_n除以f_m的商为x，余数为y：f_m<f_n，y＝0；

x分解为x＝2^p×q，p为大于0的整数，q等于2或为大于2的奇数；

所述第一移位寄存器链的移位寄存器的时钟频率为f_m；

所述第三移位寄存器链中前一个移位寄存器的时钟频率为后一个移位寄存器的时钟频率的一半，最后一个移位寄存器的时钟频率为f_n/2，数量为p；

所述第二移位寄存器链的移位寄存器的时钟频率为f_n，数量为q-1。

较佳地，设所述相位补偿装置的相位补偿范围的相位补偿最大时延为T：

所述第一移位寄存器链的移位寄存器的数量为ceil(T/f_m)，需要移位的 移位寄存器的数量为floor(相位补偿值/f_m)；

所述第三移位寄存器链需要移位的移位寄存器的数量为floor(相位补偿值-第一相位补偿电路的补偿量/)；

所述第二移位寄存器链需要移位的移位寄存器的数量为round(相位补偿值-第一相位补偿电路的补偿量-第二相位补偿电路的补偿量/f_m)。

在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。

本发明的积极进步效果在于：本发明在保证补偿范围和补偿精度的前提下，基于分级结构补偿，不同级采用不同的时钟，进行不同精度和不同补偿范围的补偿，大大简化了相位补偿装置的结构，减少了移位寄存器的数量，能够很好地节约面积和降低功耗，特别是相位补偿的精度远高于输入信号采样率且所要求的相位补偿范围比较大时，对硬件资源的消耗的节约效果更加突出。

附图说明

图1为本发明实施例1的基于数字延时的相位补偿装置的结构框图。

图2为本发明实施例1的基于数字延时的相位补偿装置的第一相位补偿电路的结构框图。

图3为本发明实施例1的基于数字延时的相位补偿装置的第三相位补偿电路的结构框图。

图4为本发明实施例1的基于数字延时的相位补偿装置的第二相位补偿电路的结构框图。

图5为本发明实施例3的基于数字延时的相位补偿装置的结构框图。

具体实施方式

下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在 所述的实施例范围之中。

实施例1

如图1所示，一种基于数字延时的相位补偿装置，采用三级结构，分别为第一级1、中间级2和末尾级3。其中，第一级1采用如图2所示的第一相位补偿电路，中间级2采用如图3所示的第三相位补偿电路，末尾级3采用如图4所示的第二相位补偿电路。各级的相位补偿精度均不相同且相位补偿范围均不相同。

设所述相位补偿装置的输入信号采样率为f_m，相位补偿精度为f_n，相位补偿的最大时延为T，f_n除以f_m的商为x，余数为y，x分解为x＝2^p×q，q等于2或为大于2的奇数：

f_m<f_n，y＝0，p为大于0的整数。

所述第一相位补偿电路用于对输入的信号在第一相位补偿范围内进行补偿，如图2所示，包括：

第一移位寄存器链，包括若干移位寄存器11和若干二选一选择器12(即图中的MUX)，所述移位寄存器11和所述二选一选择器12的数量相同，所述移位寄存器11与所述二选一选择器12交替连接，输入所述第一移位寄存器链的信号由所述第一移位寄存器链的第一个移位寄存器11输入，由所述第一移位寄存器链的最后一个二选一选择器12输出；

译码器13，用于对所述相位补偿值译码，产生用于控制所述二选一选择器12的选择信号；

所述第一移位寄存器链的移位寄存器11的时钟频率为f_m，所述第一移位寄存器链的移位寄存器11的数量等于ceil(T/f_m)，若所述译码器的输入为A_o…A₁，那么所述第一相位补偿范围为

所述第三相位补偿电路用于对输入信号在第三相位补偿范围内进行补偿，如图3所示，包括：

第三移位寄存器链，包括若干移位寄存器31和若干二选一选择器32， 所述移位寄存器31和所述二选一选择器32的数量相同，所述移位寄存器31与所述二选一选择器32交替连接，输入所述第三移位寄存器链的信号由所述第三移位寄存器链的第一个移位寄存器31输入，由所述第三移位寄存器链的最后一个二选一选择器32输出；

所述第三移位寄存器链中前一个移位寄存器31的时钟频率为后一个移位寄存器31的时钟频率的一半，最后一个移位寄存器31的时钟频率为f_n/2，所述第三移位寄存器链的移位寄存器31的数量为p，所述第三相位补偿范围为

所述第二相位补偿电路用于对输入的信号在第二相位补偿范围内进行补偿，如图4所示，包括：

第二移位寄存器链，包括若干移位寄存器21和若干二选一选择器22，所述移位寄存器21和所述二选一选择器22的数量相同，所述移位寄存器21与所述二选一选择器22交替连接，输入所述第二移位寄存器链的信号由所述第二移位寄存器链的第一个移位寄存器21输入，由所述第二移位寄存器链的最后一个二选一选择器22输出；

所述第二移位寄存器链的移位寄存器21的时钟频率为f_n，所述第二移位寄存器链的移位寄存器21的数量为q-1，所述第二相位补偿范围为

所述第一移位寄存器链、所述第三移位寄存器链和所述第二移位寄存器链中的移位寄存器均为D触发器。

所述第一移位寄存器链、所述第三移位寄存器链和所述第二移位寄存器链依次连接，所述相位补偿装置的输入信号din由所述第一相位补偿电路输入，经过所述第三相位补偿电路，由所述第二相位补偿电路输出输出信号dout。即，所述第一相位补偿电路的输出为所述第三相位补偿电路的输入，所述第三相位补偿电路的输出为第二相位补偿电路的输入。

所述相位补偿装置将输入的相位补偿值分为三个部分，第一部分为A_o…A₁，第二部分为B_p…B₁，第三部分为C_q-1…C₁，这三部分分别由三级对输入信号进行补偿，各级相位补偿的总和等于输入的相位补偿值或在相位补偿范围内最接近所述相位补偿值。

下面结合一个具体实例说明使用本实施例的相位补偿装置进行相位补偿的过程：

输入信号的采样频率为f_m＝1M，要求相位补偿的精度为f_n＝4M，相位补偿的最大时延为50ns，某一时刻所要求的相位补偿值为35.8ns。所以x＝f_n/f_m＝2^p×q＝2¹×2，即p＝1，q＝2。

第一级1，第一移位寄存器链的移位寄存器的时钟频率为f_m＝1M，对应的精度为1ns，移位寄存器个数ceil(50/1)＝50，译码器的输入的二进制比特数为ceil(log2(50))＝6；所要求的相位补偿值35.8ns，对应需要移位的移位寄存器的数量为floor(35.8/1)＝35，译码器的输入A_o…A₁为6’b100011，通过二选一选择器的选择实现对输入信号的补偿，补偿量为35ns。

中间级2，第三移位寄存器链的移位寄存器的个数p＝1，对应的时钟频率为f_n/2＝2M，对应的精度为0.5ns，所要求的相位补偿值(35.8-35)＝0.8ns，对应需要移位的移位寄存器的数量为floor((35.8-35)/0.5)＝1，B_p…B₁为1’b1，通过二选一选择器的选择实现对输入信号的补偿，补偿量为0.5ns；

末尾级3，移位寄存器的个数(q-1)＝1，对应的时钟频率为fn＝4M，对应的精度为0.25ns，所要求的相位补偿值(35.8-35-0.5)＝0.3ns，对应需要移位的移位寄存器的数量为round((35.8-35-0.5)/0.25)＝1，C_q-1…C₁为1’b1，通过二选一选择器的选择实现对输入信号的补偿，补偿量为0.25ns；

相位补偿值，三部分A_o…A₁，B_p…B₁，C_q-1…C₁，共8bit，总的补偿量为35.75ns。

本例中一共使用了50+1+1＝52个移位寄存器，若不采用分级结构，需要round(50.8/0.25)＝203个移位寄存器，极大地减少了寄存器的使用，且由于分级结构采用不用的时钟，功耗也大大降低。尤其是要求的相位补偿精度远大 于输入信号的采样率时，对硬件资源的节约效果更加明显。

实施例2

本实施例的基于数字延时的相位补偿装置与实施例1的相位补偿装置基本相同，不同之处在于，本实施例的相位补偿装置采用两级结构，分别为第一级和末尾级(即没有实施例1中的中间级)，其中，第一级采用实施例1中的第一相位补偿电路，末尾级采用实施例1中的第二相位补偿电路。各级的相位补偿精度均不相同且相位补偿范围均不相同。

其中，f_m<f_n，y＝0，p＝0。

本实施例的位补偿装置将输入的相位补偿值分为两个部分，分别由两级对输入信号进行补偿，各级相位补偿的总和等于输入的相位补偿值或在相位补偿范围内最接近所述相位补偿值。

实施例3

本实施例的基于数字延时的相位补偿装置与实施例1的相位补偿装置基本相同，不同之处在于，如图5所示，本实施例的相位补偿装置采用一级结构，为第一级(即没有实施例1中的中间级和末尾级)，其中，第一级采用实施例1中的第一相位补偿电路。

f_m＝f_n，或，f_m<f_n且y≠0；

本实施例中，所述第一移位寄存器链的移位寄存器的时钟频率为f_n；

所述第一移位寄存器链的移位寄存器的数量为ceil(T/f_n)，需要移位的移位寄存器的数量为floor(相位补偿值/f_n)。

本实施例的位补偿装置将输入的相位补偿值由一级对输入信号进行补偿，各级相位补偿的总和等于输入的相位补偿值或在相位补偿范围内最接近所述相位补偿值。

虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。