本发明涉及电路领域，具体而言，涉及一种延时电路。
背景技术：
传统的RC延时电路是由一个上拉电阻R和下拉电阻C组成的，但是，某些芯片对于延迟的时间要求比较长，如果增加阻R的值，可能跟RESET_N管脚内部的下拉电阻形成分压，导致最终的RESET电压过低；如果增加电容C的值，VDD上的负载太大，可能导致电源端工作异常，尤其对于dongle的应用，其VDD电源来自于其他设备，如台式机，笔记本的DP接口，电容太大可能导致某些电脑无法开机。
传统的RC延时电路不仅无法达到较长的延时时间，也无法对延时时间进行灵活调整。
针对上述的问题，目前尚未提出有效的解决方案。
技术实现要素：
本发明实施例提供了一种延时电路，以至少解决现有技术中延时电路无法灵活调整延时时间的技术问题。
根据本发明实施例的一个方面，提供了一种延时电路，包括：第一场效应晶体管，第一端与第一电阻的第一端、第二电阻的第二端均相连，第二端接地，第三端与第三电阻的第一端、第二场效应晶体管的第一端均相连；第二场效应晶体管，第一端与所述第一场效应晶体管的第三端、所述第三电阻的第一端均相连，第二端接地，第三端与第四电阻的第一端、输出端均相连；第一电阻，第一端与所述第二电阻的第二端、所述第一场效应晶体管的第一端均相连，第二端与电源、第三电阻的第二端、所述第四电阻的第二端均相连；第二电阻，第一端接地，第二端与所述第一电阻的第一端、所述第一场效应晶体管的第一端均相连；第三电阻，第一端与所述第一场效应晶体管的第三端、所述第二场效应晶体管的第一端均相连，第二端与所述第一电阻的第二端、第四电阻的第二端、所述电源均相连；第四电阻，第一端与所述第二场效应晶体管的第三端、所述输出端均相连，第二端与所述电源、所述第一电阻的第二端、所述第三电阻的第二端均相连；第一电容器，并联在所述第二场效应晶体管的第二端和第三端之间。
进一步地，所述第一场效应晶体管的开启电压与所述第二场效应晶体管的开启电压相同。
进一步地，在所述电源的电压小于第一预设电压的情况下，所述第一场效应晶体管截止，并且所述第二场效应晶体管导通。
进一步地，在所述电源的电压大于等于所述第一预设电压的情况下，所述第一场效应晶体管导通，并且所述第二场效应晶体管截止。
进一步地，所述第一预设电压由所述第一场效应晶体管的开启电压、所述第一电阻的阻值、所述第二电阻的阻值共同决定。
进一步地，所述第一预设电压的计算公式为：V1＝Vgs(th)*(1+R1/R2)，其中，V1是所述第一预设电压，Vgs(th)是所述第一场效应晶体管的开启电压，R1是所述第一电阻的阻值，R2是所述第二电阻的阻值。
进一步地，所述延时电路的延时时间由所述电源的属性、所述第一场效应晶体管的开启电压、所述第二场效应晶体管的开启电压、所述第一电阻与所述第二电阻的阻值之比共同决定。
进一步地，所述第一场效应晶体管的第一端是栅极，第二端是源极，第三端是漏极。
在本发明实施例中，延时时间与电源的属性、场效应晶体管的开启电压、电阻的阻值相关，通过调整电阻的阻值或选择合适的场效应晶体管，能够控制延时时间，不仅能够达到比传统的RC延时电路更长的延时时间，而且能够根据实际需要灵活调整延时时间，达到了灵活调整延时时间的技术效果，进而解决了现有技术中延时电路无法灵活调整延时时间的技术问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明实施例的一种延时电路的示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
首先对本发明实施例所涉及的技术术语作如下解释：
MOSFET：金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET，其他简称尚包括NMOS、PMOS等。
开启电压：是指增强型绝缘栅场效管中，使漏源间刚导通时的栅极电压。
根据本发明实施例，提供了一种延时电路的实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
图1是根据本发明实施例的一种延时电路的示意图，如图1所示，该延时电路包括：第一场效应晶体管Q1、第二场效应晶体管Q2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容器C1。在图1中，元件旁边的数字1表示该元件的第一端，数字2表示该元件的第二端，数字3表示该元件的第三端。
第一场效应晶体管Q1，第一端与第一电阻的第一端、第二电阻的第二端均相连，第二端接地，第三端与第三电阻的第一端、第二场效应晶体管的第一端均相连。
第二场效应晶体管Q2，第一端与第一场效应晶体管的第三端、第三电阻的第一端均相连，第二端接地，第三端与第四电阻的第一端、输出端RESET_N均相连。
第一电阻R1，第一端与第二电阻的第二端、第一场效应晶体管的第一端均相连，第二端与电源VDD、第三电阻的第二端、第四电阻的第二端均相连。
第二电阻R2，第一端接地，第二端与第一电阻的第一端、第一场效应晶体管的第一端均相连。
第三电阻R3，第一端与第一场效应晶体管的第三端、第二场效应晶体管的第一端均相连，第二端与第一电阻的第二端、第四电阻的第二端、电源均相连。
第四电阻R4，第一端与第二场效应晶体管的第三端、输出端均相连，第二端与电源、第一电阻的第二端、第三电阻的第二端均相连。
第一电容器C1，并联在第二场效应晶体管的第二端和第三端之间。
图1中，电源VDD是系统电源，RESET_N是输出端。
第一场效应晶体管与第二场效应晶体管均可以是NMOSFET。第一场效应晶体管与第二场效应晶体管既可以为完全相同的场效应晶体管，也可以为不同的场效应晶体管。当第一场效应晶体管与第二场效应晶体管为完全相同的场效应晶体管时，第一场效应晶体管的开启电压与第二场效应晶体管的开启电压相同。当第一场效应晶体管与第二场效应晶体管为不相同的场效应晶体管时，第一场效应晶体管的开启电压与第二场效应晶体管的开启电压可以是相同的，也可以是不相同的。
第一电阻、第二电阻既可以为定值电阻，也可以是滑动变阻器。
当系统开始工作时，VDD由低电压0V开始上升，一直到达目标电压。在这个过程中，VDD的电压刚开始比较小，在电阻R1、电阻R2构成的串联电路中，根据串联电路的分压原理，R2的第二端的电压为在VDD的电压较小时，电阻R2的第二端的电压较小。第一场效应晶体管的第一端(栅极)与第二电阻(电阻R2)的第二端相连，因此，第一场效应晶体管的第一端(栅极)的电压与第二电阻(电阻R2)的第二端的电压是相等的。当VDD的电压较小时，电阻R2的第二端的电压较小，第一场效应晶体管的第一端的电压较小，小于开启电压，此时，第一场效应晶体管截止，并且第二场效应晶体管导通。
在场效应晶体管导通的情况下，场效应晶体管的源极和漏极之间的压降几乎为0。
在第二场效应晶体管导通的情况下，第二场效应晶体管的第三端和第二端之间的压降几乎为0V，由于第二端接地，因此，第三端的电压也几乎为0V。输出端RESET_N与第二场效应晶体管的第三端相连，输出端RESET_N的电压与第二场效应晶体管的第三端的电压相同，因此，输出端RESET_N的电压为0V。通过上面分析，可知，最初，VDD的电压较小时，第一场效应晶体管Q1截止，第二场效应晶体管Q2导通，RESET_N上电压为0V。
假设第一场效应晶体管的开启电压与第二场效应晶体管的开启电压相同，均为Vgs(th)。
当VDD的电压上升到满足以下条件时，第一场效应晶体管Q1才会开启，第二场效应晶体管Q2变为截止，RESET_N上的电压开始由0V开始上升。
即
即，在VDD上的电压满足公式(1)的情况下，第一场效应晶体管Q1开启，第二场效应晶体管Q2变为截止。
如果VDD由0V上升到的时间为那么，相对于传统RC电路，使用本发明实施例提供的延时电路后，可以延长的RESET_N释放时间即为
传统的RC延时电路具有延时本发明实施例提供的延时电路具有延时这两个延时的关系是：
通过本发明实施例提供的延时电路，可以通过选择不同第一电阻R1、第二电阻R2、第一场效应晶体管Q1、第二场效应晶体管Q2的方式，来灵活调整延时时间。
在本发明实施例中，延时时间与电源的属性、场效应晶体管的开启电压、电阻的阻值相关，通过调整电阻的阻值或选择合适的场效应晶体管，能够控制延时时间，不仅能够达到比传统的RC延时电路更长的延时时间，而且能够根据实际需要灵活调整延时时间，解决了现有技术中延时电路无法灵活调整延时时间的技术问题，达到了灵活调整延时时间的技术效果。
可选地，在电源的电压小于第一预设电压的情况下，第一场效应晶体管截止，并且第二场效应晶体管导通。可选地，在电源的电压大于等于第一预设电压的情况下，第一场效应晶体管导通，并且第二场效应晶体管截止。可选地，第一预设电压由第一场效应晶体管的开启电压、第一电阻的阻值、第二电阻的阻值共同决定。可选地，第一预设电压的计算公式为：V1＝Vgs(th)*(1+R1/R2)，其中，V1是第一预设电压，Vgs(th)是第一场效应晶体管的开启电压，R1是第一电阻的阻值，R2是第二电阻的阻值。
通过第一预设电压的计算公式可以看出，第一预设电压的值只与第一电阻、第二电阻的相对值(阻值之比)有关，与第一电阻、第二电阻的绝对阻值无关，因此，满足条件的第一电阻、第二电阻并不是唯一的，而是有多组。
可选地，延时电路的延时时间由电源的属性、第一场效应晶体管的开启电压、第二场效应晶体管的开启电压、第一电阻与第二电阻的阻值之比共同决定。
如果VDD由0V上升到的时间为那么，相对于传统RC电路，使用本发明实施例提供的延时电路后，可以延长的RESET_N释放时间即为
由上面的分析，可以看出，传统的RC延时电路具有延时本发明实施例提供的延时电路具有延时其中，这两个延时的关系是：
而且，的大小与电源VDD的属性、第一场效应晶体管的开启电压、第二场效应晶体管的开启电压、第一电阻与第二电阻的阻值之比有关系。
对于不同的电源VDD，电压从0V上升到第一预设电压所需要的时间是不同的。
当电源VDD的电压达到第一预设电压时，第一场效应晶体管Q1才会开启，第二场效应晶体管Q2变为截止。
如果需要的数值较大，那么可以调节第一电阻、第二电阻的阻值，例如，将第一电阻阻值调大，或者将第二电阻阻值调小，以使得，第一电阻、第二电阻的阻值之比R1/R2为一个较大的数。也可以选取开启电压较大的场效应晶体管。
如果需要的数值较小，那么可以调节第一电阻、第二电阻的阻值，例如，将第一电阻阻值调小，或者将第二电阻阻值调大，以使得，第一电阻、第二电阻的阻值之比R1/R2为一个较小的数。也可以选取开启电压较小的场效应晶体管。
在本发明实施例中，使用两个NMOSFET设计了一种新的延时电路，该延时电路不仅能够达到更长的延时时间，而且可以通过调整电阻的阻值或选择开启电压大小合适的场效应晶体管，达到灵活调整延时时间的技术效果。而且，电路结构简单，成本低，易于制作和生产。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本发明所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。