具有低面积、低功率和低设立时间的时钟门控单元的制作方法

相关申请的交叉引用

本申请要求于2015年1月15日提交的题为“clock-gatingcellwithlowarea,lowpower,andlowsetup(具有低面积、低功率和低设立时间的时钟门控单元)”的美国专利申请no.14/598,182的权益，其通过援引全部明确纳入于此。

背景

领域

本公开一般涉及时钟门控单元，尤其涉及具有低面积、低功率和低设立时间的时钟门控单元。

背景技术：

时钟门控单元是对时钟进行门控以减少接收该时钟的组件中的动态功率耗散的单元。通过对时钟进行门控，该时钟可被开启/关闭。对于接收时钟但未在集成电路(ic)中被利用的组件，一个或多个时钟门控单元可被用来关闭该时钟以避免在在ic中接收时钟的未被利用的组件内切换状态和消耗功率。可在ic内使用许多时钟门控单元。需要具有低面积、低功率和/或低设立时间的时钟门控单元。

概览

在本公开的一方面，时钟门控单元包括使能模块和锁存器模块。该使能模块包括接收使能模块输入并具有使能模块输出的或非门。该锁存器模块具有锁存器模块输入和锁存器模块输出。该锁存器模块输入包括用于接收时钟的锁存器模块时钟输入以及用于接收使能模块输出的锁存器模块使能输入。该锁存器模块使能输入被耦合到使能模块输出。该锁存器模块被配置成基于使能模块输入经由锁存器模块输出来启用和禁用时钟。该锁存器模块包括第一p型金属氧化物半导体(pmos)晶体管，该第一pmos晶体管具有第一pmos晶体管源极、第一pmos晶体管漏极和第一pmos晶体管栅极。该第一pmos晶体管源极被耦合到第一电压源。该第一pmos晶体管漏极被耦合到第一节点。该锁存器模块进一步包括第二pmos晶体管，第二pmos晶体管具有第二pmos晶体管源极、第二pmos晶体管漏极和第二pmos晶体管栅极。该第二pmos晶体管源极被耦合到第一节点。该第二pmos晶体管漏极被耦合到内部使能节点。该内部使能节点是锁存器模块输出。该第二pmos晶体管栅极被耦合到使能模块输出。

在本公开的一方面，时钟门控单元包括使能模块和锁存器模块。该使能模块具有使能模块输入和使能模块输出。该锁存器模块具有锁存器模块输入和锁存器模块输出。该锁存器模块输入包括用于接收时钟的锁存器模块时钟输入以及用于接收使能模块输出的锁存器模块使能输入。该锁存器模块使能输入被耦合到使能模块输出。该锁存器模块被配置成经由基于使能模块输入的锁存器模块输出来启用和禁用时钟。该锁存器模块包括内部使能节点，该内部使能节点是锁存器模块输出。该锁存器模块被配置成根据使能模块输出和来使内部使能节点从低转变到高，其中e是该内部使能节点且c是该时钟。

附图简述

图1是解说时钟门控单元的示图。

图2是时钟门控单元的电路图。

图3是第一示例性时钟门控单元的电路图。

图4是图3的时钟门控单元的时序图。

图5是第二示例性时钟门控单元的电路图。

图6是图5的时钟门控单元的时序图。

图7是时钟门控单元的示例性方法的流程图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。

图1是解说时钟门控单元100的示图。如图1中所示，时钟门控单元(cgc)100包括使能模块102以及锁存器模块104。使能模块102可接收输入clk_en(时钟使能)以用于基于clk_en来启用/禁用clk_in(时钟)(例如，在功能模式期间)、以及test_en(测试使能)以用于基于test_en来启用/禁用clk_in(例如，在测试模式期间)。使能模块102的输出被输入到锁存器模块104。锁存器模块104锁存0或1以分别禁用或启用clk_in输入传播通过与(and)门106。

图2是cgc200的电路图。如图2中所示，cgc200包括使能模块202和锁存器模块208。使能模块202包括具有输入clk_en的反相器204以及具有输入test_en的反相器206。锁存器模块208包括pmos晶体管212、214、216和222、nmos晶体管218、220、224、226和228、以及反相器230。反相器204的输出被耦合到pmos晶体管216的栅极和nmos晶体管218的栅极。反相器206的输出被耦合到pmos晶体管214的栅极和nmos晶体管220的栅极。pmos晶体管216和214被并联连接，其中各漏极被连接到内部使能节点而各源极被连接到pmos晶体管212的漏极。pmos晶体管212的源极被连接到vdd。nmos晶体管218和220被串联连接，其中nmos晶体管220的源极被连接到vss，nmos晶体管220的漏极被连接到nmos晶体管218的源极，而nmos晶体管的漏极被连接到节点n1。clk_in和内部使能节点被输入到与非(nand)门232。与非门232的输出被连接到节点n2。节点n2被输入到pmos晶体管222和nmos晶体管224的栅极。pmos晶体管222和nmos晶体管224被连接在一起作为反相器，其中pmos晶体管222的源极被连接到vdd，pmos晶体管222的漏极被连接到内部使能节点并被连接到nmos晶体管224的漏极，而nmos晶体管224的源极被连接到节点n1。nmos晶体管226和228被串联连接，其中nmos晶体管226的漏极被连接到节点n1，nmos晶体管226的源极被连接到nmos晶体管228的漏极，而nmos晶体管228的源极被连接到vss。内部使能节点被输入到反相器230。反相器230的输出被连接到nmos晶体管226的栅极。pmos晶体管212和nmos晶体管228的栅极被连接到clk_in。节点n2被输入到反相器234。反相器234的输出是时钟输出clk。

图2的cgc200占据了大于必需的面积。以下关于图3提供了具有比图2的cgc200小的面积的cgc。

图3是第一示例性cgc300的电路图。如图3中所示，cgc300包括使能模块302和锁存器模块306。使能模块302包括具有输入clk_en和test_en的或非(nor)门304。锁存器模块306包括pmos晶体管308、310和314、nmos晶体管312、316、318和320、以及反相器322。或非门304的输出被耦合到pmos晶体管310的栅极和nmos晶体管312的栅极。pmos晶体管310的漏极被连接到内部使能节点。pmos晶体管310的源极被连接到节点n1。pmos晶体管308的漏极也被连接到节点n1。pmos晶体管308的源极被连接到vdd。nmos晶体管312的源极被连接到vss。nmos晶体管312的漏极被连接到节点n2。clk_in和内部使能节点被输入到与非门324。与非门324的输出被连接到节点n3。节点n3被输入到pmos晶体管314和nmos晶体管316的栅极。pmos晶体管314和nmos晶体管316被连接在一起作为反相器，其中pmos晶体管314的源极被连接到vdd，pmos晶体管314的漏极被连接到内部使能节点并被连接到nmos晶体管316的漏极，而nmos晶体管316的源极被连接到节点n2。nmos晶体管318和320被串联连接，其中nmos晶体管318的漏极被连接到节点n2，nmos晶体管318的源极被连接到节点n4并被连接到nmos晶体管320的漏极，而nmos晶体管320的源极被连接到vss。内部使能节点被输入到反相器322。反相器322的输出被连接到节点n5并被连接到nmos晶体管318的栅极。pmos晶体管308和nmos晶体管320的栅极被连接到clk_in。节点n3被输入到反相器326。反相器326的输出是时钟输出clk。

图3的cgc300具有比图2的cgc200少两个的晶体管。使能模块202和302两者均具有四个晶体管，但是锁存器模块306的输入级包括比锁存器模块208的输入级少两个的晶体管。使用较少晶体管，可实现约5％的面积节省。达约10％的进一步面积节省可通过布局改进来实现，具体而言，通过在cgc300中使用连续有源区(氧化物扩散(od)区)(其在cgc200中因反相器204和206的布局限制而不可以使用)。在具有连续有源区的情况下，在单元内没有浅沟槽隔离(sti)和/或深沟槽隔离(dti)区位于各晶体管之间，因为sti/dti区仅位于单元的边沿上。

图4是图3的cgc的时序图400。现在将关于图4的时序图来描述cgc300的操作。在时间t0处，clk_en和test_en输入为低，节点n3为高，而内部使能节点为低。在时间t1处，clk_en变为高。在clk_en为高的情况下，nmos晶体管312截止，导致nmos晶体管316的源极浮置，而pmos晶体管310导通。在nmos晶体管316的源极浮置的情况下，内部使能节点能够变为高，因为仅pmos晶体管314工作(nmos晶体管316不工作)。在clk_in为低的情况下，在时间t2处，pmos晶体管308和310驱动内部使能节点为高。随后，clk_in被传递通过与非门324和反相器326作为时钟输出clk。在时间t2之后，当clk_in为高时，pmos晶体管308截止，且节点n3为低，其通过pmos晶体管314来增强内部使能节点处的高状态。基于clk_in状态交替地通过pmos晶体管314和pmos晶体管308来将内部使能节点处的高状态保持为高。

在时间t3处，clk_en变为低，这使pmos晶体管310截止并使nmos晶体管312导通。在nmos晶体管312导通的情况下，节点n2为低，由此使nmos晶体管316再次工作。在时间t4处，当clk_in变为低时，节点n3变为高，而在时间t5处，内部使能节点被nmos晶体管316驱动为低。当内部使能节点为低时，clk_in被禁止传递通过与非门324到反相器326和时钟输出clk。关于nmos晶体管318和320，这两个晶体管在内部使能节点为低且clk_in为高时均导通。如果clk_en在clk_in为高时变为高，则nmos晶体管318和320工作以保持节点n2为低直至clk_in变为低。

在此设计中，为了使内部使能节点被pmos晶体管308和310驱动为高，在clk_in的上升沿之前，clk_en必须为高达时间段ts。时间段ts是设立时间。具体地，当clk_en变为高时，pmos晶体管310导通。当clk_in为低时，pmos晶体管308也导通。为了使内部使能节点被驱动为高，pmos晶体管308和310两者必须导通达时间段ts。如此，在clk_in的上升沿之前，clk_en必须为高达时间段ts。在一个示例中，用于使clk_en上升(上升弧)的设立时间ts为84ps。前述设立时间是针对clk_en变为高时而言的。当clk_en变为低时，在clk_in的下降沿之前，clk_en必须为低达设立时间段。在一个示例中，用于使clk_en下降(下降沿)的设立时间约为47ps。

第一示例性cgc300具有与cgc200相同的上升弧(clk_en)/下降沿(clk_en)设立时间，但是具有比cgc200小的面积占用(footprint)。此外，cgc300因具有更少晶体管而使用比cgc200少的功率。以下关于图5提供了具有比cgc200小的上升弧(clk_en)设立时间的第二示例性cgc。

图5是第二示例性cgc500的电路图。如图5中所示，cgc500包括使能模块502和锁存器模块506。使能模块502包括具有输入clk_en和test_en的或非门504。锁存器模块506包括pmos晶体管508、510和514、nmos晶体管512、516和518、反相器522、以及或非门520。或非门504的输出被耦合到pmos晶体管510的栅极和nmos晶体管512的栅极。pmos晶体管510的漏极被连接到内部使能节点。pmos晶体管510的源极被连接到节点n1。pmos晶体管508的漏极也被连接到节点n1。pmos晶体管508的源极被连接到vdd。nmos晶体管512的源极被连接到vss。nmos晶体管512的漏极被连接到节点n2。clk_in和内部使能节点被输入到与非门524。与非门524的输出被连接到节点n3。节点n3被输入到pmos晶体管514和nmos晶体管516的栅极。pmos晶体管514和nmos晶体管516被连接在一起作为反相器，其中pmos晶体管514的源极被连接到vdd，pmos晶体管514的漏极被连接到内部使能节点并被连接到nmos晶体管516的漏极，而nmos晶体管516的源极被连接到节点n2。nmos晶体管518被连接在节点n2与vss之间，其中该nmos晶体管的源极被连接到vss而nmos晶体管的漏极被连接到节点n2。clk_in被输入到反相器522。反相器522的输出被连接到节点n5。节点n5和内部使能节点两者均被输入到或非门520。或非门520的输出被连接到节点n4并被连接到nmos晶体管518的栅极。节点n4被连接到pmos晶体管508的栅极。节点n3被输入到反相器526。反相器526的输出是时钟输出clk。

图6是图5的cgc的时序图600。现在将关于图6的时序图来描述cgc500的操作。在时间t0处，clk_en和test_en输入为低，节点n3为高，而内部使能节点为低。在时间t1处，clk_en变为高。在clk_en为高的情况下，nmos晶体管512截止，导致nmos晶体管516的源极浮置，而pmos晶体管510导通。在nmos晶体管516的源极浮置的情况下，内部使能节点能够变为高，因为仅pmos晶体管514工作(nmos晶体管516不工作)。在clk_in为低的情况下，在时间t2处，pmos晶体管508和510驱动内部使能节点为高。随后，clk_in被传递通过与非门524和反相器526作为时钟输出clk。在时间t2之后，当clk_in为高时，pmos晶体管508截止，且节点n3为低，其通过pmos晶体管514来增强内部使能节点处的高状态。基于clk_in状态交替地通过pmos晶体管514和pmos晶体管508来将内部使能节点处的高状态保持为高。

在时间t3处，clk_en变为低，这使pmos晶体管510截止并使nmos晶体管512导通。在nmos晶体管512导通的情况下，节点n2为低，由此使nmos晶体管516再次工作。在时间t4处，当clk_in变为低时，节点n3变为高，而在时间t5处，内部使能节点被nmos晶体管516驱动为低。当内部使能节点为低时，clk_in被禁止传递通过与非门524到反相器526和时钟输出clk。关于nmos晶体管518，该晶体管在内部使能节点为低且clk_in为高时导通。如果clk_en在clk_in为高时变为高，则nmos晶体管318工作以保持节点n2为低直至clk_in变为低。在cgc500中，pmos晶体管408的栅极被连接到节点n4。节点n4在功能上为其中e是内部使能节点且c是clk_in(即，内部使能节点e或clk_inc的逆的组合的逆等于)。如此，pmos晶体管408在内部使能节点为高或clk_in为低时导通。

在此设计中，clk_in具有通过反相器522和或非门520的传播延迟td。如此，当clk_in变为高，节点n4将在低电位多停留时间td，由此提供减小的上升弧(clk_en)设立时间ts2。对于cgc500，上升弧(clk_en)设立时间ts2＝ts-td。在一个示例中，上升弧(clk_en)设立时间ts2可约为47ps，其大约与下降沿(clk_en)设立时间相同。相应地，cgc500具有大致对称的上升弧/下降沿设立时间。

与cgc200和300相比，第二示例性cgc500具有减小的上升弧(clk_en)设立时间。然而，cgc500具有比cgc300大的面积占用，因为cgc500包括3个附加晶体管(来自附加或非门520的4个减去1个(因为晶体管320不包括在cgc500中))。此外，cgc500可具有比cgc200大的面积占用，因为与cgc200相比，cgc500包括1个附加晶体管。

参照cgc200、300和500，cgc300与cgc200相比因包括更少晶体管而具有减小的面积占用。此外，可通过使用连续有源区来获得针对cgc300的面积占用的附加减小，如以上所讨论的。如此，可减小时钟树面积(时钟分布网络面积)。使用较少晶体管，cgc300还可消耗比cgc200少的功率。可在非关键路径中使用cgc300以减小时钟树面积以及包括此类cgc的ic的功耗。与cgc200和300相比，cgc500具有减小的上升弧(clk_en)设立时间。对于cgc500，上升弧/下降沿设立时间大致对称。然而，cgc500可具有比cgc200和300大的面积占用。相应地，可在关键路径中使用cgc500以改进包括此类cgc的ic的性能。

再次参照图3，cgc300包括使能模块302和锁存器模块306。使能模块302包括或非门304，其接收使能模块输入clk_en和test_en并具有使能模块输出。锁存器模块306具有锁存器模块输入和锁存器模块输出。该锁存器模块输入包括用于接收时钟clk_in的锁存器模块时钟输入以及用于接收使能模块输出的锁存器模块使能输入。该锁存器模块使能输入被耦合到使能模块输出。锁存器模块306被配置成基于使能模块输入经由锁存器模块输出来启用和禁用时钟clk_in。锁存器模块306包括具有第一pmos晶体管源极、第一pmos晶体管漏极和第一pmos晶体管栅极的第一pmos晶体管308。该第一pmos晶体管源极被耦合到第一电压源vdd。该第一pmos晶体管漏极被耦合到第一节点n1。锁存器模块306进一步包括具有第二pmos晶体管源极、第二pmos晶体管漏极和第二pmos晶体管栅极的第二pmos晶体管310。该第二pmos晶体管源极被耦合到第一节点n1。该第二pmos晶体管漏极被耦合到内部使能节点。该内部使能节点为锁存器模块输出。该第二pmos晶体管栅极被耦合到使能模块输出。

在一种配置中，使能模块输入包括至少两个输入，该至少两个输入包括时钟使能输入clk_en和测试使能输入test_en。在一种配置中，锁存器模块306进一步包括具有第一nmos晶体管源极、第一nmos晶体管漏极和第一nmos晶体管栅极的第一nmos晶体管312。该第一nmos晶体管源极被耦合到第二电压源vss。该第一nmos晶体管漏极被耦合到第二节点n2。该第一nmos晶体管栅极被耦合到使能模块输出。在一种配置中，cgc300进一步包括与非门324，与非门324具有耦合到时钟和内部使能节点的与非门输入以及耦合到第三节点n3的与非门输出。在一种配置中，锁存器模块306进一步包括第三pmos晶体管314，第三pmos晶体管314具有耦合到第一电压源vdd的第三pmos晶体管源极、耦合到内部使能节点的第三pmos晶体管漏极、以及耦合到第三节点n3的第三pmos晶体管栅极。锁存器模块306进一步包括第二nmos晶体管316，第二nmos晶体管316具有耦合到第二节点n2的第二nmos晶体管源极、耦合到内部使能节点的第二nmos晶体管漏极、以及耦合到第三节点n3的第二nmos晶体管栅极。在一种配置中，cgc300进一步包括耦合在第三节点n3与cgc的输出之间的反相器326。在一种配置中，第一pmos晶体管栅极被耦合到时钟clk_in。在一种配置中，锁存器模块306进一步包括第三nmos晶体管318，第三nmos晶体管318具有耦合到第四节点n4的第三nmos晶体管源极、耦合到第二节点n2的第三nmos晶体管漏极、以及耦合到第五节点n5的第三nmos晶体管栅极。锁存器模块306进一步包括第四nmos晶体管320，第四nmos晶体管320具有耦合到第二电压源vss的第四nmos晶体管源极、耦合到第四节点n4的第四nmos晶体管漏极、以及耦合到时钟clk_in的第四nmos晶体管栅极。锁存器模块306进一步包括耦合在内部使能节点与第五节点n5之间的反相器322。

再次参照图5，cgc500包括使能模块502和锁存器模块506。使能模块502包括或非门504，其接收使能模块输入clk_en和test_en并具有使能模块输出。锁存器模块506具有锁存器模块输入和锁存器模块输出。该锁存器模块输入包括用于接收时钟clk_in的锁存器模块时钟输入以及用于接收使能模块输出的锁存器模块使能输入。该锁存器模块使能输入被耦合到使能模块输出。锁存器模块506被配置成基于使能模块输入经由锁存器模块输出来启用和禁用时钟clk_in。锁存器模块506包括第一pmos晶体管508，第一pmos晶体管508具有第一pmos晶体管源极、第一pmos晶体管漏极和第一pmos晶体管栅极。该第一pmos晶体管源极被耦合到第一电压源vdd。该第一pmos晶体管漏极被耦合到第一节点n1。锁存器模块506进一步包括第二pmos晶体管510，第二pmos晶体管510具有第二pmos晶体管源极、第二pmos晶体管漏极和第二pmos晶体管栅极。该第二pmos晶体管源极被耦合到第一节点n1。该第二pmos晶体管漏极被耦合到内部使能节点。该内部使能节点是锁存器模块输出。该第二pmos晶体管栅极被耦合到使能模块输出。在一种配置中，第一pmos晶体管栅极被配置成在功能上接收其中e是内部使能节点且c是时钟clk_in。

再次参照图5，cgc500包括具有使能模块输入和使能模块输出的使能模块502以及具有锁存器模块输入和锁存器模块输出的锁存器模块506。该锁存器模块输入包括用于接收时钟clk_in的锁存器模块时钟输入以及用于接收使能模块输出的锁存器模块使能输入。该锁存器模块使能输入被耦合到使能模块输出。锁存器模块506被配置成基于使能模块输入经由锁存器模块输出来启用和禁用时钟clk_in。锁存器模块506包括内部使能节点，该内部使能节点为锁存器模块输出。锁存器模块506被配置成根据使能模块输出和来使内部使能节点从低转变到高，其中e是内部使能节点且c是时钟。

在一种配置中，锁存器模块506包括第一pmos晶体管508，第一pmos晶体管508具有第一pmos晶体管源极、第一pmos晶体管漏极和第一pmos晶体管栅极。该第一pmos晶体管源极被耦合到第一电压源vdd。该第一pmos晶体管漏极被耦合到第一节点n1。锁存器模块506进一步包括第二pmos晶体管510，第二pmos晶体管510具有第二pmos晶体管源极、第二pmos晶体管漏极和第二pmos晶体管栅极。该第二pmos晶体管源极被耦合到第一节点n1。该第二pmos晶体管漏极被耦合到内部使能节点。该第二pmos晶体管栅极被耦合到使能模块输出。第一pmos晶体管栅极被配置成在功能上接收其中e是内部使能节点且c是时钟clk_in。在一种配置中，使能模块包括或非门504。或非门504接收使能模块输入。使能模块输入包括至少两个输入，该至少两个输入包括时钟使能输入clk_en和测试使能输入test_en。在一种配置中，锁存器模块506进一步包括第一nmos晶体管512，第一nmos晶体管512具有第一nmos晶体管源极、第一nmos晶体管漏极和第一nmos晶体管栅极。该第一nmos晶体管源极被耦合到第二电压源vss。该第一nmos晶体管漏极被耦合到第二节点n2。该第一nmos晶体管栅极被耦合到使能模块输出。在一种配置中，cgc500进一步包括与非门524，其具有耦合到时钟clk_in和内部使能节点的与非门输入以及耦合到第三节点n3的与非门输出。在一种配置中，锁存器模块506包括第三pmos晶体管514，第三pmos晶体管514具有耦合到第一电压源vdd的第三pmos晶体管源极、耦合到内部使能节点的第三pmos晶体管漏极、以及耦合到第三节点n3的第三pmos晶体管栅极。锁存器模块506进一步包括第二nmos晶体管516，第二nmos晶体管516具有耦合到第二节点n2的第二nmos晶体管源极、耦合到内部使能节点的第二nmos晶体管漏极、以及耦合到第三节点n3的第二nmos晶体管栅极。在一种配置中，cgc500进一步包括耦合在第三节点n3与时钟门控单元的输出之间的反相器526。在一种配置中，锁存器模块506进一步包括第三nmos晶体管518，第三nmos晶体管518具有耦合到第二电压源vss的第三nmos晶体管源极、耦合到第二节点n2的第三nmos晶体管漏极、以及耦合到第四节点n4的第三nmos晶体管栅极。在一种配置中，第一pmos晶体管栅极被耦合到第四节点n4。在一种配置中，锁存器模块506进一步包括耦合在时钟clk_in与第五节点n5之间的反相器522，以及具有或非门输入和或非门输出的或非门520。该或非门输入被耦合到内部使能节点和第五节点n5。该或非门输出被耦合到第四节点n4。

图7是cgc的示例性方法的流程图700。在一个示例中，该方法由cgc500执行。在702，cgc500在使能模块502处基于使能模块输入在使能模块输出处启用锁存器模块506。在704，cgc500在锁存器模块506处基于该使能模块输入来将锁存器模块506内的内部使能节点处的状态锁存以启用和禁用时钟clk_in。该内部使能节点根据使能模块输出和从低转变到高，其中e是内部使能节点而c是时钟clk_in。

在一种配置中，cgc500包括用于启用的装置(502)，其用于基于使能模块输入在使能模块输出处启用用于锁存的装置(506)。cgc进一步包括用于锁存的装置(506)，其用于基于使能模块输入来将用于锁存的装置(506)内的内部使能节点处的状态锁存以启用和禁用时钟clk_in。内部使能节点根据使能模块输出和从低转变到高，其中e是内部使能节点且c是时钟clk_in。

应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何方面不必然被解释为优于或胜过其他方面。除非特别另外声明，否则术语“某个”指的是“一个或多个”。诸如“a、b或c中的至少一者”、“a、b和c中的至少一者”以及“a、b、c或其任何组合”之类的组合包括a、b和/或c的任何组合，并且可包括多个a、多个b或者多个c。具体地，诸如“a、b或c中的至少一者”、“a、b和c中的至少一者”以及“a、b、c或其任何组合”之类的组合可以是仅a、仅b、仅c、a和b、a和c、b和c、或者a和b和c，其中任何此类组合可包含a、b或c中的一个或多个成员。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。