本发明涉及集成电路设计领域，特别是涉及一种全集成振荡器及其逻辑控制方法。
背景技术：
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振荡器为芯片内的数字模块提供统一的时钟，而时钟是时序数字电路正常工作的基本条件，振荡器的重要性不言而喻。振荡器具有多种实现形式，包括晶体振荡器、电感电容振荡器、弛张振荡器、环形振荡器等。晶体振荡器可以提供高精度、高稳定的时钟信号，但是需要外部石英晶体，至少需要两个外部引脚，因此增加了芯片的应用成本和制造成本。电感电容振荡器可以提供低相位噪声的时钟信号，但是因为片上电感体积大，不便于集成。弛张振荡器和环形振荡器可全集成，不需要外部石英晶体或者片上电感。但是弛张振荡器受到比较器的限制，使其工作频率不高，一般只能达到几十MHz。环形振荡器工作频率高，但受到半导体工艺、电源电压、温度变化的影响较大，输出时钟频率的精度很差。
技术实现要素：
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本发明的目的是针对上述存在的问题，提供一种全集成振荡器及其逻辑控制方法。该振荡器不仅可全集成，工作频率高，而且具有可修调、电源电压敏感度低、温度补偿的特点，大幅缓解了工艺、电源电压、温度的变化对振荡器的影响。
实现本发明目的的技术方案是：
一种全集成振荡器，包括参考电压产生模块、参考电流产生模块、充放电/保持模块、电压比较模块、逻辑控制模块、受控振荡器，
所述参考电压产生模块输出稳定的直流电压到电压比较模块的第一输入端；
所述参考电流产生模块输出稳定的直流电流到充放电/保持模块的第一输入端；
所述充放电/保持模块输入参考电流产生模块输出的直流电流、逻辑控制模块输出的第一控制信号，输出连接电压比较模块的第二输入端；
所述电压比较模块比较参考电压产生模块输出的直流电压和充放电/保持模块的输出电压，输出逻辑电平到逻辑控制模块；
所述逻辑控制模块的输入包括电压比较模块的输出逻辑电平和受控振荡器的输出时钟信号，输出第一控制信号到充放电/保持模块，输出第二控制信号到受控振荡器；
所述受控振荡器输入逻辑控制模块输出的第二控制信号，输出时钟信号到逻辑控制模块。
所述的全集成振荡器，所述参考电压产生模块采用带隙基准电路产生直流电压；所述参考电压产生模块采用分压电路修调输出的直流电压。
所述的全集成振荡器，所述参考电流产生模块包括具有正温度系数的参考电流产生模块和具有负温度系数的参考电流产生模块；所述参考电流产生模块采用电流镜电路修调输出的直流电流。
所述的全集成振荡器，所述参考电流产生模块包括参考电压和电阻；所述参考电流产生模块通过改变参考电压或者电阻修调输出的直流电流。
所述的全集成振荡器，所述电压比较模块采用电压比较器。
所述的全集成振荡器，所述受控振荡器包括电荷泵和压控振荡器；所述电荷泵输入逻辑控制模块输出的第二控制信号，输出连接压控振荡器；所述压控振荡器输入电荷泵的输出电压，输出时钟信号到逻辑控制模块；所述压控振荡器包括内置线性稳压器。
所述的全集成振荡器，所述逻辑控制模块以压控振荡器的输出信号作为输入时钟，具有初始化、充电/放电、保持三个状态，并且周期循环；所述三个状态的时间均是输入时钟周期的正整数倍。
所述全集成振荡器的输出信号频率f正比于，式中：Iref是参考电流产生模块的输出直流电流，C是充放电/保持模块的内部电容，Vref是参考电压产生模块的输出直流电压。
上述全集成振荡器的逻辑控制方法，该方法包括以下步骤：
第一步，充放电/保持模块内的内部电容C初始化，开关对内部电容C放电/充电，初始化时间为T1；
第二步，充放电/保持模块内的内部电容C以直流电流Iref进行充电/放电，充电/放电时间为T2；
第三步，充放电/保持模块内的内部电容C保持电荷，输出电压，保持时间为T3；
第四步，电压比较模块比较电压VC和Vref：如果VC>Vref，则逻辑控制模块使受控振荡器的输出时钟频率增加，T1、T2、T3减小，返回第一步并循环；如果VC<Vref，则逻辑控制模块使受控振荡器的输出时钟频率减小，T1、T2、T3增加，返回第一步并循环。
有益效果：
本发明的全集成振荡器具有以下优点：
（1）所述全集成振荡器不需要外部石英晶体，可全集成，节省芯片引脚，降低芯片的制造成本和应用成本。
（2）所述全集成振荡器无片上电感，芯片面积小。
（3）所述全集成振荡器可修调。参考电流源、参考电压源和电阻易于修调，修调电路实现简单且线性度好。
（4）所述全集成振荡器对电源电压的敏感度低。第一，充放电/保持模块在电流模式下工作，受电源电压波动的影响小。第二，压控振荡器内置线性稳压器，减少电源电压波动的影响。
（5）所述全集成振荡器工作频率高且可控性强。弛张振荡器的工作频率一般只取决于RC时间常数，R、C均为无源器件，可控性强，但是工作频率受到比较器的限制，一般只能达到几十MHz。环形振荡器工作频率高，但是工作频率与有源器件的电气参数有关，这类电气参数大部分是非线性多元函数，受工艺、电源、温度的影响较大，不易控制。所述全集成振荡器结合了弛张振荡器和环形振荡器的优点。第一，压控振荡器可以是环形振荡器，工作频率相对较高。第二，工作频率与Iref、C、Vref有关，其中Iref可修调、C为无源器件、Vref由电压基准产生，可控性强。
附图说明：
图1为本发明的全集成振荡器的结构框图。
图2为本发明实施例的全集成振荡器的结构框图。
图3为本发明实施例的参考电流产生模块的结构框图。
图4为本发明实施例的充放电/保持模块的电路图。
图5为本发明实施例的电荷泵的电路图。
图6为本发明实施例的压控振荡器的结构图。
图7为本发明实施例的逻辑控制流程图。
图8为本发明实施例的充放电/保持模块的时序图。
具体实施方式：
为了使本发明的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本发明作进一步详细的说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
见图1，本发明的全集成振荡器包括参考电压产生模块、参考电流产生模块、充放电/保持模块、电压比较模块、受控振荡器、逻辑控制模块。参考电压产生模块输出稳定的直流电压到电压比较模块的第一输入端；参考电流产生模块输出稳定的直流电流到充放电/保持模块的第一输入端；充放电/保持模块输入参考电流产生模块输出的直流电流、逻辑控制模块输出的第一控制信号，输出连接电压比较模块的第二输入端；电压比较模块比较参考电压产生模块输出的直流电压和充放电/保持模块的输出电压，输出逻辑电平到逻辑控制模块；逻辑控制模块的输入包括电压比较模块的输出逻辑电平和受控振荡器的输出时钟信号，输出第一控制信号到充放电/保持模块，输出第二控制信号到受控振荡器；受控振荡器输入逻辑控制模块输出的第二控制信号，输出时钟信号到逻辑控制模块。
见图2，在本实施例中，电压比较模块是电压比较器。逻辑控制模块输出的第一控制信号包括charge和discharge信号，第二控制信号包括up和down信号。
具体地，本发明实施例的全集成振荡器包括参考电压产生模块、参考电流产生模块、充放电/保持模块、电压比较器、电荷泵、压控振荡器、逻辑控制模块。参考电压产生模块输出参考电压Vref。参考电流产生模块的输入为修调信号Tune，输出参考电流Iref。充放电/保持模块的输入为参考电流Iref、charge和discharge信号，输出电压VC。电压比较器的输入为Vref和VC，输出电压Vcmp。逻辑控制模块的输入为电压Vcmp和时钟信号Vclk，输出为charge和discharge、up和down信号。电荷泵的输入为up和down信号，输出电压Vctrl。压控振荡器的输入为Vctrl，输出为时钟信号Vclk。
见图3，在本实施例中，参考电流产生模块的输入为修调信号Tune，输出为参考电流Iref。参考电流产生模块包括正温度系数的参考电流源Iref,PTAT和负温度系数的Iref,CTAT、比例模块k1和k2、电流加和模块。其中参考电流Iref满足以下等式：
在电路设计过程中，通过设置k1和k2，可以使输出参考电流Iref具有零温度系数。另外，电流镜电路产生不同比例系数的电流源，并由输入修调信号Tune来控制通断，从而得到大小可修调的参考电流Iref。
见图4，在本实施例中，充放电/保持模块包括参考电流源Iref、开关sw1和sw2、电容C、输入控制信号charge和discharge、输出电压VC。当charge有效且discharge无效时，开关sw1导通，开关sw2断开，参考电流Iref向电容C充电。当charge无效且discharge有效时，开关sw1断开，开关sw2导通，电容C通过开关sw2放电。当charge无效且discharge无效时，开关sw1断开，开关sw2断开，电容C保持电荷。
见图5，在本实施例中，电荷泵包括两个参考电流源Iref、开关sw3和sw4、电容Ccp、输入信号up和down、输出电压Vctrl。当up有效且down无效时，开关sw3导通，开关sw4断开，电容Ccp以参考电流Iref充电。当up无效且down有效时，开关sw3断开，开关sw4导通，电容Ccp以参考电流Iref放电。当up无效且down无效时，开关sw3断开，开关sw4断开，电容Ccp保持电荷。
见图6，在本实施例中，压控振荡器具有一个内置线性稳压器。线性稳压器为压控振荡器提供稳定的电压，减少电源电压变化引起的输出信号频率的波动。
见图7，在本实施例中，全集成振荡器的逻辑控制流程包括以下步骤：
第一步，充放电/保持模块内开关sw1断开，开关sw2导通，开关sw2对C放电，C初始化，初始化时间为T1。
第二步，充放电/保持模块内开关sw1导通，开关sw2断开，C以直流电流Iref进行充电，充电时间为T2。
第三步，充放电/保持模块内开关sw1断开，开关sw2断开，C保持电荷，输出电压VC，保持时间为T3。
第四步，比较电压VC和Vref。如果VC>Vref，则使压控振荡器输出时钟频率增加，T1、T2、T3减小。返回第一步并循环。如果VC<Vref，则使压控振荡器输出时钟频率减小，T1、T2、T3增加。返回第一步并循环。
在上述逻辑控制流程下，充放电/保持模块产生如图8所示的时序图。初始化时间T1、充电时间T2、保持时间T3依次循环。在初始化时间T1内，电容C放电。在充电时间T2内，以参考电流Iref向电容C充电。在保持时间T3内，比较电压VC和Vref的大小。此后，根据比较结果调整压控振荡器输出信号的周期，最终使得VC接近Vref，即：
由于振荡器输出的时钟频率正比于，所以输出时钟频率正比于。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。