数字滤波器的制作方法

本发明涉及数字信号领域，尤其涉及一种数字滤波器。

背景技术：

数字滤波器是由数字乘法器、加法器和延时单元组成的一种算法或装置。数字滤波器的功能是对输入离散信号的数字信号进行运算处理，以达到改变频谱的目的。

在现有技术中，对于有限长冲激响应滤波器(finiteimpulseresponse，fir)，其表达式为其中，yn为数字滤波器的输出，xi为数字滤波器的输入，ai为数字滤波器的系数，对应的系统传递函数为

参照图1，给出了现有的一种通用的数字滤波器的电路结构图，其中，z^-1表示延迟一个时钟周期，在电路实现上表示为一个触发器。当数字滤波器的系数对应的采样点为n时，数字滤波器中需设置有n-1个触发器、n个乘法器以及n-1个加/减法器。当采样点数n较大时，数字滤波器的结构较为复杂，且所需的加减法运算次数较多，逻辑资源消耗较大。

技术实现要素：

本发明解决的技术问题是如何简化数字滤波器的结构，减少加减法运算次数，降低逻辑资源消耗。

为解决上述技术问题，本发明实施例提供一种数字滤波器，所述数字滤波器对应的滤波器系数的集合为集合a，所述集合a中的元素个数n，满足n＝2ⁿ×m，且对于任意i，集合a中的前2^n-i×m个元素的集合与相邻的2^n-i×m个元素的集合均呈比例关系时，所述数字滤波器包括：n+1个串联的滤波单元，其中：n个滤波单元中，第i个滤波单元中包括2^i-1×m个延迟单元、1个加法器以及1个乘法器，剩余的一个滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器；1≤i≤n，m、n均为整数，且m＞1。

可选的，根据n+1个串联的滤波单元中延迟单元的个数，对所述n+1个串联的滤波单元进行排序。

可选的，所述n+1个串联的滤波单元中，前一级滤波单元中的延迟单元个数小于后一级滤波单元中的延迟单元个数，其中：第j级滤波单元中包括2^j-2×m个延迟单元、1个加法器以及1个乘法器，其中：所述第j级滤波单元中的加法器，第一输入端与第j-1级滤波单元中的加法器的输出端耦接，输出端与第j+1级滤波单元中的加法器的第一输入端耦接；所述第j级滤波单元中的乘法器，第一输入端与所述2^j-2×m个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数kj，输出端与所述第j级滤波单元中的加法器的第二输入端耦接；所述第j级滤波单元中，第一级延迟单元的输入端与第j-1级滤波单元中的加法器的输出端耦接；第1级滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器；其中，j为整数且2≤j≤n+1。

可选的，所述n+1个串联的滤波单元中，前一级滤波单元中的延迟单元个数大于后一级滤波单元中的延迟单元个数，其中：当j≤n时，第j级滤波单元中包括2^n-j×m个延迟单元、1个加法器以及1个乘法器，其中：所述第j级滤波单元中的加法器，第一输入端与第j-1级滤波单元中的加法器的输出端耦接，输出端与第j+1级滤波单元中的加法器的第一输入端耦接；所述第j级滤波单元中的乘法器，第一输入端与所述2^n-j×m个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数kj，输出端与所述第j级滤波单元中的加法器的第二输入端耦接；所述第j级滤波单元中，第一级延迟单元的输入端与第j-1级滤波单元中的加法器的输出端耦接；当j＝n+1时，第j级滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器；其中，j为整数且1≤j≤n+1。

可选的，所述数字滤波器还包括：y个选择单元，其中：第y级滤波单元中，包括2^n-y个延迟单元、1个乘法器以及1个加法器，其中：所述第y级滤波单元中的乘法器，第一输入端与所述2^n-y个延迟单元中最后一级的延迟单元的输出端耦接，第二输入端输入常数ky，输出端与所述第y级滤波单元中的加法器的第二输入端耦接；所述第y级滤波单元中的加法器，第一输入端与第y-1级选择单元的输出端耦接，输出端与第y级选择单元的第一输入端耦接；所述第y级滤波单元中的2^n-y个延迟单元串联，且其中的第一级延迟单元的输入端与第y-1级选择单元的输出端耦接；1≤y≤y，1≤y≤n；第y级选择单元，第二输入端输入待滤波信号；输出端与第y+1级滤波单元中的级延迟单元的输入端耦接；控制端输入控制信号，从所述第y级选择单元的第一输入端输入的信号以及第二输入端输入的信号中选择一路作为输出。

可选的，所述选择单元为多路选择器。

可选的，所述数字滤波器包括：多个输出端口，所述输出端口包括：所述n+1个滤波单元中的多个滤波单元的输出端口。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

当数字滤波器对应的滤波器系数阶数n满足2ⁿ×m，且对于任意i，集合a中的前2^n-i×m个元素的集合与相邻的2^n-i×m个元素的集合均呈比例关系时，可以将数字滤波器分成n+1个串联的滤波单元，n+1个滤波单元共需要n-1延迟单元、m+n-1个加法器以及m+n-1个乘法器。相比于现有技术中，滤波器系数阶数为n时，需要n-1个延迟单元、n-1个加法器以及n个乘法器，上述方案能够有效减少加法器以及乘法器的数量，因此能够简化数字滤波器的结构，减少加减法运算次数，降低逻辑资源消耗。

进一步，在数字滤波器中设置多个输出端口，可以使得数字滤波器能够同时产生多种不同系数的滤波器的输出。

进一步，按照延迟单元个数的不同，将n级串联的滤波单元按照延迟单元的个数多少进行设置，前一级滤波单元中延迟单元的个数大于等于后一级滤波单元中延迟单元的个数，使得最大个数的延迟单元对应的比特位宽数据减少，从而可以节省资源。

此外，在数字滤波器中加入选择单元，可以在多种不同系数的滤波器的输出中选择一路作为输出，可以灵活地选择数字滤波器输出。

附图说明

图1是现有的一种数字滤波器的结构示意图；

图2是本发明实施例中的一种数字滤波器的结构示意图；

图3是本发明一实施例中的一种第一滤波单元的结构示意图；

图4是本发明实施例中的另一种数字滤波器的结构示意图；

图5是本发明实施例中的又一种数字滤波器的结构示意图；

图6是本发明实施例中的一种数字滤波器的结构示意图。

具体实施方式

在某些应用场景中，滤波器的系数可能会比较特殊。例如，在智能卡通信领域，卡片发送到卡机的信号采用频率为848khz的方波作为副载波，基带信号先调制到副载波上，然后再调制到频率为13.56mhz的射频载波上。卡机的接收信号时，通常先在模拟前端去除射频载波，然后通过adc采样，使用数字电路进行解调。此时，数字解调通常采用匹配滤波的方法，在接收信号中检测副载波。其中，匹配滤波器可以根据需要，选择n个副载波作为滤波器系数。

例如，匹配滤波器的系数对应16个采样点[1111-1-1-1-11111-1-1-1-1]，其中，副载波高电平对应采样点中的1，副载波低电平对应采样点中的-1，对应的匹配滤波器的表达式y(n)见下式(1)：

y(n)＝x(n)+x(n-1)+x(n-2)+x(n-3)-x(n-4)-x(n-5)-x(n-6)-x(n-7)+x(n-8)+x(n-9)+x(n-10)+x(n-11)-x(n-12)-x(n-13)-x(n-14)-x(n-15)；(1)

对应的，匹配滤波器的系统传递函数h(z)如下式(2)所示：

h(z)＝z⁰+z^-1+z^-2+z^-3-z^-4-z^-5-z^-6-z^-7+z^-8+z^-9+z^-10+z^-11-z^-12-z^-13-z^-14-z^-15；(2)

现有技术中，针对式(2)所示的传递函数，对应的匹配滤波器的结构参照图1所示，其中，z^-1表示延迟一个时钟周期，在电路实现上表示为一个触发器，a0、a1、a2、……、an为滤波器的系数，分别与乘法器一一对应。匹配滤波器需要使用15个触发器、16个乘法器以及15个加/减法器。当fir滤波器的系数更大时，其结构就更为复杂，且所需的加减法运算次数更多，逻辑资源消耗更大。

在本发明实施例中，当数字滤波器对应的滤波器系数阶数n满足2ⁿ×m，且对于任意i，集合a中的前2^n-i×m个元素的集合与相邻的2^n-i×m个元素的集合均呈比例关系时，可以将数字滤波器分成n+1个串联的滤波单元，n+1个滤波单元共需要n-1延迟单元、m+n-1个加法器以及m+n-1个乘法器。相比于现有技术中，滤波器系数阶数为n时，需要n-1个延迟单元、n-1个加法器以及n个乘法器，上述方案能够有效减少加法器以及乘法器的数量，因此能够简化数字滤波器的结构，减少加减法运算次数，降低逻辑资源消耗。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供了一种数字滤波器，其中，数字滤波器对应的滤波器系数需要满足如下条件：滤波器系数的集合为集合a，集合a中的元素个数n满足n＝2ⁿ×m，且对于任意i，集合a中的前2^n-i×m个元素的集合与相邻的2^n-i×m个元素的集合均呈比例关系，其中，1≤i≤n，m、n均为整数，且m＞1。

当数字滤波器的系数满足上述条件时，在本发明实施例中，数字滤波器可以包括n+1个滤波单元。在n+1个滤波单元中，其中的一个滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器；其余的n个滤波单元中，第i个滤波单元包括2^i-1×m个延迟单元、1个加法器以及1个乘法器。

下面对本发明上述实施例中提供的数字滤波器进行举例说明。

例如，数字滤波器对应的滤波器系数的集合为a，集合a中包括n个元素，n为偶数，且集合a中的前n/2个元素的集合为a1，集合a中与集合a1相邻的n/2个元素的集合为a2。对于常数k，有a1＝k×a2。相应地，集合a1对应的传递函数a1(z)与集合a2对应的传递函数a2(z)满足如下关系：a1(z)＝k×a2(z)，也即a2(z)＝1/k×a1(z)。

此时，数字滤波器的传递函数h(z)可以简化为下式(3)：

h(z)＝a(z)＝a1(z)+a2(z)×z^-(n/2)

＝a1(z)+1/k×a1(z)×z^-(n/2)＝a1(z)×(1+1/k×z^-(n/2))(3)

参照图2，给出了本发明实施例中的一种数字滤波器的结构示意图，所述数字滤波器与式(3)所对应的传递函数对应，图2中，z^-n/2表示为n/2个串联的延迟单元。

在图2中，第一滤波单元201对应的滤波器系数的集合为集合a1，对应的传递函数为式(3)中的a1(z)；第二滤波单元202对应的滤波器系数的集合为集合a2，对应的传递函数为式(3)中的1+1/k×z^-(n/2)。

第一滤波单元201的输入端输入待滤波信号xn，输出端与第二滤波单元202的加法器的第一输入端耦接；在第二滤波单元202中，n/2个串联的延迟单元中，第一级延迟单元的输入端与第一滤波单元201的输出端耦接，最后一级延迟单元的输出端与第二滤波单元202中的乘法器的第一输入端耦接；第二滤波单元202中的乘法器，第二输入端输入常数1/k，输出端与第二滤波单元202中的加法器的第二输入端耦接；第二滤波单元202中的加法器的输出端输出滤波结果yn。

从图2中可以得知，在第二滤波单元202中，包括n/2个延迟单元、1个乘法器以及1个加法器。而在现有技术中，第二滤波单元202中包括n/2个延迟单元、n/2个乘法器以及n/2个加法器。本发明实施例中提供的数字滤波器，能够节省n/2-1个乘法器以及n/2-1个加法器。

由此可见，相比于现有技术中，滤波器系数阶数为n时，需要n-1个延迟单元、n-1个加法器以及n个乘法器，本发明实施例中提供的方案能够有效减少加法器以及乘法器的数量，因此能够简化数字滤波器的结构，减少加减法运算次数，降低逻辑资源消耗。

在本发明实施例中，第一滤波单元201的结构可以与图1中所示的结构类似。

参照图3，给出了本发明一实施例中的一种第一滤波单元的结构示意图。图3中，第一滤波单元对应的滤波器系数的集合a1＝{a0，a1，a2，a3}，因此，对应的延迟单元个数为3，加法器个数为3，乘法器个数为4。

在第一滤波单元中：

延迟单元301，输入端输入待滤波信号xn，输出端与延迟单元302的输入端耦接；乘法器304，输出端与加法器308的第一输入端耦接，第一输入端输入待滤波信号xn，第二输入端输入集合a1中的第1个滤波器系数，也即输入的系数为a0；乘法器305，第一输入端与延迟单元301的输出端耦接，第二输入端输入集合a1中的第2个滤波器系数，也即输入的系数为a1；加法器308，第二输入端与乘法器305的输出端耦接，输出端与加法器309的第一输入端耦接；延迟单元302，输出端与延迟单元303的输入端耦接；乘法器306，第一输入端与延迟单元302的输出端耦接，第二输入端输入集合a1中的第3个滤波器系数，也即输入的系数为a2，输出端与加法器309的第二输入端耦接；加法器309，输出端与加法器310的第一输入端耦接；延迟单元303，输出端与乘法器307的第一输入端耦接；乘法器307，第二输入端输入集合a1中的第4个滤波器系数，也即输入的系数为a3，输出端与加法器310的第二输入端耦接。

在本发明实施例中，n+1个滤波单元的排列顺序可以是任意设定的，也可以是根据各自所包含的延迟单元的个数来进行排序的。

当n+1个滤波单元的排列顺序根据各自所包含的延迟单元的个数来排序时，可以将包含延迟单元的个数最少的滤波单元作为第1级滤波单元，随后的每一级滤波单元中的延迟单元的个数均大于前一级滤波单元中的延迟单元个数，第n+1级滤波单元为最后一级滤波单元。此时，第1级滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器，第n+1级滤波单元中包括2^n-1×m个延迟单元、1个加法器以及1个乘法器。

当n+1个串联的滤波单元中，前一级滤波单元中的延迟单元个数小于后一级滤波单元中的延迟单元个数时，n+1个串联的滤波单元中：

对应于第j级滤波单元，包括2^j-2×m个延迟单元、1个加法器以及1个乘法器，其中：

第j级滤波单元中的加法器，第一输入端与第j-1级滤波单元中的加法器的输出端耦接，输出端与第j+1级滤波单元中的加法器的第一输入端耦接；

第j级滤波单元中的乘法器，第一输入端与2^j-2×m个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数kj，输出端与所述第j级滤波单元中的加法器的第二输入端耦接；

第j级滤波单元中，第一级延迟单元的输入端与第j-1级滤波单元中的加法器的输出端耦接；

第1级滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器；

其中，j为整数且2≤j≤n+1。

参照图4，给出了本发明实施例中的一种数字滤波器的结构示意图。图4对应的数字滤波器的滤波器系数集合a中的元素个数为32，且集合a中的前16个元素组成的集合a1与相邻的16个元素组成的集合a2满足a1＝k5×a2；集合a1中的前8个元素组成的集合b1与相邻的8个元素组成的集合b2满足b1＝k4×b2；集合b1中的前4个元素组成的集合c1与相邻的4个元素组成的集合c2满足c1＝k3×c2；集合c1中的前2个元素组成的集合d1与相邻的2个元素组成的集合d2满足d1＝k2×d2；集合d1中的前1个元素组成的集合e1与相邻的1个元素组成的集合e2满足e1＝k1×e2。

因此，数字滤波器包括(4+1)＝5个滤波单元，依次为：第1级滤波单元401、第2级滤波单元402、第3级滤波单元403、第4级滤波单元404以及第5级滤波单元405，其中，m＝2，此时：

第1级滤波单元401中，包括1个延迟单元、1个加法器以及2个乘法器，其中：第1级滤波单元401中的延迟单元，输入端输入待滤波信号xn，输出端与第1级滤波单元401中的乘法器4012的第一输入端耦接；乘法器4011，第一输入端输入待滤波信号xn，输出端与第1级滤波单元401中的加法器的第一输入端耦接，第二输入端输入滤波器系数集合中的第1个元素k0；乘法器4012，第二输入端输入滤波器系数集合中，第1个元素与第2个元素的比值k1，输出端与第1级滤波单元401中的加法器的第一输入端耦接；第1级滤波单元401中的加法器，输出端与第2级滤波单元402中的加法器的第一输入端耦接；

第2级滤波单元402中，包括2^2-2×2＝2个延迟单元、1个加法器以及1个乘法器，其中：第2级滤波单元402中的加法器，第一输入端与第1级滤波单元401中的加法器的输出端耦接，输出端与第3级滤波单元403中的加法器的第一输入端耦接；第2级滤波单元402中的乘法器，第一输入端与2个延迟单元中最后一级延迟单元的输出端耦接，第二输入端输入常数k2，输出端与第2级滤波单元402中的加法器的第二输入端耦接；第2级滤波单元402中，第一级延迟单元的输入端与第1级滤波单元401中的加法器的输出端耦接；

第3级滤波单元403中，包括2^3-2×2＝4个延迟单元、1个加法器以及1个乘法器，其中：第3级滤波单元403中的加法器，第一输入端与第2级滤波单元402中的加法器的输出端耦接，输出端与第4级滤波单元404中的加法器的第一输入端耦接；第3级滤波单元403中的乘法器，第一输入端与4个延迟单元中最后一级延迟单元的输出端耦接，第二输入端输入常数k3，输出端与第3级滤波单元403中的加法器的第二输入端耦接；第3级滤波单元403中，第一级延迟单元的输入端与第2级滤波单元402中的加法器的输出端耦接；

第4级滤波单元404中，包括2^4-2×2＝8个延迟单元、1个加法器以及1个乘法器，其中：第4级滤波单元404中的加法器，第一输入端与第3级滤波单元403中的加法器的输出端耦接，输出端与第5级滤波单元405中的加法器的第一输入端耦接；第4级滤波单元404中的乘法器，第一输入端与8个延迟单元中最后一级延迟单元的输出端耦接，第二输入端输入常数k4，输出端与第4级滤波单元404中的加法器的第二输入端耦接；第4级滤波单元404中，第一级延迟单元的输入端与第3级滤波单元403中的加法器的输出端耦接；

第5级滤波单元405中，包括2^5-2×2＝16个延迟单元、1个加法器以及1个乘法器，其中：第5级滤波单元405中的加法器，第一输入端与第4级滤波单元404中的加法器的输出端耦接，输出端输出滤波结果yn；第5级滤波单元405中的乘法器，第一输入端与16个延迟单元中最后一级延迟单元的输出端耦接，第二输入端输入常数k5，输出端与第5级滤波单元405中的加法器的第二输入端耦接；第5级滤波单元405中，第一级延迟单元的输入端与第4级滤波单元404中的加法器的输出端耦接。

图4中，z^-1表示为1个延迟单元，z^-2表示为2个串联的延迟单元，z^-4表示为4个串联的延迟单元，以此类推，z^-16表示为16个串联的延迟单元。

可以理解的是，也可以将包含延迟单元的个数最多的滤波单元作为第1级滤波单元，随后的每一级滤波单元中的延迟单元的个数均小于前一级滤波单元中的延迟单元的个数，第n+1级滤波单元作为最后一级滤波单元。此时，第n+1级滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器，第1级滤波单元中包括2^n-1×m个延迟单元、1个加法器以及1个乘法器。

当n+1个串联的滤波单元中，前一级滤波单元中的延迟单元个数大于后一级滤波单元中的延迟单元个数时，n+1个串联的滤波单元中：

对应于第j级滤波单元，当j≤n时，第j级滤波单元中包括2^n-j×m个延迟单元、1个加法器以及1个乘法器，其中：

第j级滤波单元中的加法器，第一输入端与第j-1级滤波单元中的加法器的输出端耦接，输出端与第j+1级滤波单元中的加法器的第一输入端耦接；

第j级滤波单元中的乘法器，第一输入端与所述2^n-j×m个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数kj，输出端与所述第j级滤波单元中的加法器的第二输入端耦接；

第j级滤波单元中，第一级延迟单元的输入端与第j-1级滤波单元中的加法器的输出端耦接；

当j＝n+1时，第j级滤波单元中包括m-1个延迟单元、m-1个加法器以及m个乘法器；

其中，j为整数且1≤j≤n+1。

参照图5，给出了本发明一实施例中的一种数字滤波器的结构示意图，图5中的数字滤波器的滤波器系数与图4中的数字滤波器的滤波器系数相同。图5中，第1级滤波单元501中包括16个串联的延迟单元，第2级滤波单元502中包括8个串联的延迟单元，第3级滤波单元503中包括4个串联的延迟单元，第4级滤波单元504中包括2个串联的延迟单元，第5级滤波单元505中包括1个延迟单元。

第1级滤波单元501中，包括2^4-1×2＝16个延迟单元、1个加法器以及1个乘法器，其中：第1级滤波单元501中的加法器，第一输入端输入待滤波信号xn，输出端与第2级滤波单元502中的加法器的第一输入端耦接；第1级滤波单元501中的乘法器，第一输入端与16个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k5，输出端与第1级滤波单元501中的加法器的第二输入端耦接；第1级滤波单元501中的16个延迟单元串联在一起，且其中的第一级延迟单元的输入端输入待滤波信号xn；

第2级滤波单元502中，包括2^4-2×2＝8个延迟单元、1个加法器以及1个乘法器，其中：第2级滤波单元502中的加法器，第一输入端与第1级滤波单元501中的加法器的输出端耦接，输出端与第3级滤波单元503中的加法器的第一输入端耦接；第2级滤波单元502中的乘法器，第一输入端与8个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k4，输出端与第2级滤波单元502中的加法器的第二输入端耦接；第2级滤波单元502中的8个延迟单元串联在一起，且其中的第一级延迟单元的输入端与第1级滤波单元501中的加法器的输出端耦接；

第3级滤波单元503中，包括2^4-3×2＝4个延迟单元、1个加法器以及1个乘法器，其中：第3级滤波单元503中的加法器，第一输入端与第2级滤波单元502中的加法器的输出端耦接，输出端与第4级滤波单元504中的加法器的第一输入端耦接；第3级滤波单元503中的乘法器，第一输入端与4个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k3，输出端与第3级滤波单元503中的加法器的第二输入端耦接；第3级滤波单元503中的4个延迟单元串联在一起，且其中的第一级延迟单元的输入端与第2级滤波单元502中的加法器的输出端耦接；

第4级滤波单元504中，包括2^4-4×2＝2个延迟单元、1个加法器以及1个乘法器，其中：第4级滤波单元504中的加法器，第一输入端与第3级滤波单元503中的加法器的输出端耦接，输出端与第5级滤波单元505中的加法器的第一输入端耦接；第4级滤波单元504中的乘法器，第一输入端与2个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k2，输出端与第4级滤波单元504中的加法器的第二输入端耦接；第4级滤波单元504中的2个延迟单元串联在一起，且其中的第一级延迟单元的输入端与第3级滤波单元503中的加法器的输出端耦接；

第5级滤波单元505中，包括1个延迟单元、1个加法器以及2个乘法器，其中：第5级滤波单元505中的加法器，第一输入端与第4级滤波单元504中的加法器的输出端耦接，输出端输出滤波结果yn；乘法器5051，第一输入端与第4级滤波单元504中的加法器的输出端耦接，第二输入端输入常数k0，输出端与第5级滤波单元505中的加法器的第一输入端耦接；乘法器5052，第一输入端与第5级滤波单元505中的延迟单元的输出端耦接，第二输入端输入k1，输出端与第5级滤波单元505中的加法器的第二输入端耦接；第5级滤波单元505中的延迟单元，输入端与第4级滤波单元504中的加法器的输出端耦接。

在实际应用中可知，数字电路的加法器会带来比特位宽的扩展，级数越大的滤波单元中的加法器对应的输出位宽越大。

具体地，以图4中提供的数字滤波器为例，如果输入待滤波信号xn是4比特位宽，那么第1级滤波单元中的加法器输出的位宽为5比特，第2级滤波单元中的加法器输出的位宽为6比特，第3级滤波单元中的加法器输出的位宽为7比特，第4级滤波单元中的加法器输出的位宽为8比特，第5级滤波单元中的加法器输出的位宽为9比特。此时，第5级滤波单元中的16个延迟单元组成的延时链需要延迟8比特的数据，也就是说，需要延迟16×8＝128比特的数据，造成了资源的浪费。

而针对图5中提供的数字滤波器，设定输入待滤波信号xn是4比特位宽，则第1级滤波单元501中的加法器的位宽为5比特，此时，第一级滤波单元501中的16个延迟单元组成的延时链延迟的是4比特的数据，也就是说，只需要延迟64比特的数据。与图4中的方案相比，图5中的数字滤波器可以减少资源的浪费。

图5中，z^-1表示为1个延迟单元，z^-2表示为2个串联的延迟单元，z^-4表示为4个串联的延迟单元，以此类推，z^-16表示为16个串联的延迟单元。

在具体实施中，所述数字滤波器可以存在多个输出端，以输出对应个数的滤波结果。每一个滤波单元中的加法器的输出端均可以作为数字滤波器的输出端，因此可以存在n+1个输出端，也即可以输出n+1个滤波结果，也可以只选择其中的某几个滤波单元的输出端口作为数字滤波器的输出端。例如，在图4中，选取图4中的第3级滤波单元403中的加法器的输出作为输出端口1，选取第4级滤波单元404中的加法器的输出作为输出端口2，选取第5级滤波单元405中的加法器的输出作为输出端口3。

可以理解的是，在实际应用中，还可以从n+1个滤波单元中的加法器的输出端中，任选其中之一或者多个作为数字滤波器的输出端，此处不做赘述。

在实际应用中，可能只需要其中的一种滤波器的输出即可，本发明实施例中，还提供了另一种数字滤波器，所述数字滤波器中还可以包括y个选择单元，其中：

第y级滤波单元，包括2^n-y个延迟单元、1个乘法器以及1个加法器，其中：

第y级滤波单元中的乘法器，第一输入端与所述2^n-y个延迟单元中最后一级的延迟单元的输出端耦接，第二输入端输入常数ky，输出端与所述加法器的第二输入端耦接；

第y级滤波单元中的加法器，第一输入端与第y-1级选择单元的输出端耦接，输出端与第i级选择单元的第一输入端耦接；

第y级滤波单元中的2^n-y个延迟单元串联，且其中的第一级延迟单元的输入端与第y-1级选择单元的输出端耦接；1≤y≤y，1≤y≤n；

第y级选择单元，第二输入端输入待滤波信号；输出端与第y+1级滤波单元中的第一级延迟单元的输入端耦接；控制端输入控制信号，从所述第y级选择单元的第一输入端输入的信号以及第二输入端输入的信号中选择一路作为输出。

在本发明实施例中，选择单元可以为多路选择器。可以理解的是，选择单元还可以为其他类型的具有选择功能的元器件，此处不做赘述。

参照图6，给出了本发明实施例中的一种数字滤波器的结构示意图。数字滤波器包括：第1级滤波单元601、第2级滤波单元602、第3级滤波单元603、第4级滤波单元604以及第5级滤波单元605以及第6级滤波单元606，以及第一级选择单元607、第二级选择单元608以及第三级选择单元609。

图6中，第1级滤波单元601中，包括32个延迟单元、1个乘法器以及1个加法器；第2级滤波单元602中，包括16个延迟单元、1个乘法器以及1个加法器；第3级滤波单元603中，包括8个延迟单元、1个乘法器以及1个加法器；第4级滤波单元604中，包括4个延迟单元、1个乘法器以及1个加法器；第5级滤波单元605中，包括2个延迟单元、1个乘法器以及1个加法器；第6级滤波单元606中，包括1个延迟单元、2个乘法器以及1个加法器。

在第1级滤波单元601中，乘法器的第一输入端与32个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k1，输出端与第1级滤波单元601中的加法器的第二输入端耦接；加法器的第一输入端输入待滤波信号xn，输出端与第一级选择单元607的第一输入端耦接；32个延迟单元串联在一起，且第一级延迟单元的输入端输入待滤波信号xn。

在第2级滤波单元602中，乘法器的第一输入端与16个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k2，输出端与第2级滤波单元602中的加法器的第二输入端耦接；加法器的第一输入端与第一级选择单元607的输出端耦接，输出端与第二级选择单元608的第一输入端耦接；16个延迟单元串联在一起，且第一级延迟单元的输入端与第一级选择单元607的输出端耦接。

在第3级滤波单元603中，乘法器的第一输入端与8个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k3，输出端与第3级滤波单元603中的加法器的第二输入端耦接；加法器的第一输入端与第二级选择单元608的输出端耦接，输出端与第三级选择单元609的第一输入端耦接；8个延迟单元串联在一起，且第一级延迟单元的输入端与第二级选择单元608的输出端耦接。

在第4级滤波单元604中，乘法器的第一输入端与4个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k4，输出端与第4级滤波单元604中的加法器的第二输入端耦接；加法器的第一输入端与第三级选择单元609的输出端耦接，输出端与第5级滤波单元中加法器的第一输入端耦接；4个延迟单元串联在一起，且第一级延迟单元的输入端与第三级选择单元609的输出端耦接。

在第5级滤波单元605中，乘法器的第一输入端与2个延迟单元中的最后一级延迟单元的输出端耦接，第二输入端输入常数k5，输出端与第5级滤波单元605中的加法器的第二输入端耦接；加法器的输出端与第6级滤波单元606中的加法器的第一输入端耦接；2个延迟单元中的第一级延迟单元的输入端与第4级滤波单元604中的加法器的输出端耦接。

在第6级滤波单元606中，乘法器6061的第一输入端与第5级滤波单元605中的加法器的输出端耦接，第二输入端输入常数k7，输出端与第6级滤波单元606中的加法器的第一输入端耦接；乘法器6062的第一输入端与第6级滤波单元606中的延迟单元的输出端耦接，第二输入端输入常数k6，输出端与第6级滤波单元606中的加法器的第二输入端耦接；加法器的输出端输出滤波结果yn；1个延迟单元的输入端与第5级滤波单元605中的加法器的输出端耦接。

第一级选择单元607，第二输入端输入待滤波信号xn；输出端与第2级滤波单元602中的第一级延迟单元的输入端以及加法器的第一输入端耦接；控制端输入控制信号1，当控制信号1为高电平时，第一级选择单元607选择第二输入端输入的信号作为输出；当控制信号1为低电平时，第一级选择单元607选择第一输入端输入的信号作为输出。

第二级选择单元608，第二输入端输入待滤波信号xn，输出端与第3级滤波单元603中的第一级延迟单元的输入端以及加法器的第一输入端耦接；控制端输入控制信号2，当控制信号2为高电平时，第二级选择单元608选择第二输入端输入的信号作为输出；当控制信号2为低电平时，第二级选择单元608选择第一输入端输入的信号作为输出。

第三级选择单元609，第二输入端输入待滤波信号xn，输出端与第4级滤波单元604中的第一级延迟单元的输入端以及加法器的第一输入端耦接；控制端输入控制信号3，当控制信号3为高电平时，第三级选择单元609选择第二输入端输入的信号作为输出；当控制信号3为低电平时，第三级选择单元609选择第一输入端输入的信号作为输出。

需要说明的是，图6中提供的数字滤波器的系数需要满足如下条件：滤波器系数集合a中，前32个元素与后32个元素之间的比值为k1，前16个元素与相邻的16个元素之间的比值为k2，前8个元素与相邻的8个元素之间的比值为k3，前4个元素与相邻的4个元素之间的比值为k4，前2个元素与相邻的2个元素之间的比值为k5，前1个元素与相邻的1个元素之间的比值为k6，数字滤波器的系数中的第一个元素值为k7。

图6中，z^-1表示为1个延迟单元，z^-2表示为2个串联的延迟单元，z^-4表示为4个串联的延迟单元，以此类推，z^-32表示为32个串联的延迟单元。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。