基于多米诺的高速触发器的制作方法

技术特征：

1.一种用于触发器的设备，包括：

多米诺逻辑触发器，包括用于多米诺逻辑触发器中将被预充电的所有节点的单标尾晶体管，其中，单标尾晶体管包括标尾节点；

预充电晶体管，连接到标尾节点，以在评估周期之前对标尾节点进行预充电。

2.如权利要求1所述的设备，其中，触发器是置位复位(SR)触发器。

3.如权利要求1所述的设备，其中，多米诺逻辑触发器包括：

第一晶体管，包括：连接到电源电压VDD的第一端子、用于接收时钟信号(CK)的第二端子、第三端子；

第二晶体管，包括：连接到VDD的第一端子、用于接收内部信号data的第二端子、用于输出内部信号的第三端子；

第三晶体管，包括：连接到第一晶体管的第三端子的第一端子、用于接收选择信号(SE)的第二端子、第三端子；

第四晶体管，包括：连接到第二晶体管的第三端子的第一端子、用于接收外部数据输入(D)的第二端子、连接到第三晶体管的第三端子的第三端子；

第五晶体管，包括：连接到第三晶体管的第三端子的第一端子、连接到第二晶体管的第二端子的第二端子、第三端子；

第六晶体管，包括：连接到第一晶体管的第三端子的第一端子、第二端子、连接到第五晶体管的第三端子的第三端子；

第一反相器，包括：连接到第一晶体管的第三端子的输入、连接到第六晶体管的第二端子的输出；

第七晶体管，包括：连接到VDD的第一端子、用于接收时钟信号(CK)的第二端子；连接到第二晶体管的第二端子的第三端子；

第八晶体管，包括：连接到VDD的第一端子、连接到第二晶体管的第三端子的第二端子、连接到第七晶体管的第三端子的第三端子；

第九晶体管，包括：连接到第七晶体管的第三端子的第一端子、连接到第一晶体管的第三端子的第二端子、第三端子；

第十晶体管，包括：连接到第九晶体管的第三端子的第一端子、第二端子、连接到第五晶体管的第三端子的第三端子；

逻辑门，包括：连接到第四晶体管的第二端子的第一输入、连接到第三晶体管的第二端子的第二输入、连接到第十晶体管的第二端子的输出；

第十一晶体管，包括：连接到第八晶体管的第三端子的第一端子、第二端子、连接到第十晶体管的第三端子的第三端子；

第二反相器，包括：连接到第七晶体管的第三端子的输入、连接到第十一晶体管的第二端子的输出；

第十二晶体管，包括：连接到VDD的第一端子、连接到第二晶体管的第三端子的第二端子、第三端子；

第十三晶体管，包括：连接到第十二晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、第三端子；

第十四晶体管，包括：连接到第十三晶体管的第三端子的第一端子、连接到第十二晶体管的第二端子的第二端子、连接到地的第三端子；

第十五晶体管，包括：连接到VDD的第一端子、第二端子、第三端子；

第十六晶体管，包括：连接到第十五晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、产生触发器的第一输出q的第三端子；

第十七晶体管，包括：连接到第十六晶体管的第三端子的第一端子、连接到第十五晶体管的第二端子的第二端子、连接到第十三晶体管的第三端子的第三端子；

第三反相器，包括：连接到第十二晶体管的第三端子的输入、连接到第十五晶体管的第二端子的输出；

第四反相器，包括：连接到第十六晶体管的第三端子的输入、产生触发器的第二输出QN的输出。

4.如权利要求3所述的设备，其中，预充电晶体管包括：连接到VDD的第一端子、连接到第一晶体管的第二端子的第二端子、连接到第五晶体管的第三端子的第三端子，

其中，单标尾晶体管包括：连接到预充电晶体管的第三端子的第一端子、连接到预充电晶体管的第二端子的第二端子、连接到地的第三端子。

5.如权利要求4所述的设备，其中，第一晶体管、第二晶体管、第七晶体管、第八晶体管、第十二晶体管、第十五晶体管、第十六晶体管和预充电晶体管均为p沟道金属氧化物半导体PMOS晶体管。

6.如权利要求4所述的设备，其中，第三晶体管、第四晶体管、第五晶体管、第六晶体管、第九晶体管、第十晶体管、第十一晶体管、第十三晶体管、第十四晶体管、第十七晶体管和单标尾晶体管均为n沟道金属氧化物半导体NMOS晶体管。

7.如权利要求5所述的设备，其中，每个PMOS晶体管的第一端子和第三端子是源极端子或漏极端子，其中，每个PMOS晶体管的第二端子是栅极端子。

8.如权利要求6所述的设备，其中，每个NMOS晶体管的第一端子和第三端子是源极端子或漏极端子，其中，每个NMOS晶体管的第二端子是栅极端子。

9.如权利要求3所述的设备，其中，逻辑门是或非门。

10.一种用于触发器的设备，包括：

多米诺逻辑触发器；

组合逻辑，被配置为结合电路事件对互补信号进行评估。

11.如权利要求10所述的设备，其中，触发器是置位复位(SR)触发器。

12.如权利要求10所述的设备，其中，多米诺逻辑触发器包括：

第一晶体管，包括：连接到电源电压VDD的第一端子、用于接收时钟信号(CK)的第二端子、第三端子；

第二晶体管，包括：连接到VDD的第一端子、用于接收内部信号data的第二端子、用于输出内部信号的第三端子；

第三晶体管，包括：连接到第一晶体管的第三端子的第一端子、用于接收外部数据输入(D)的第二端子、第三端子；

第四晶体管，包括：连接到第二晶体管的第三端子的第一端子、用于接收外部选择信号(SE)的第二端子、连接到第三晶体管的第三端子的第三端子；

第五晶体管，包括：连接到第三晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、第三端子；

第六晶体管，包括：连接到第五晶体管的第三端子的第一端子、连接到第二晶体管的第二端子的第二端子、连接到地的第三端子；

第七晶体管，包括：连接到第一晶体管的第三端子的第一端子、第二端子、第三端子；

第一反相器，包括：连接到第一晶体管的第三端子的输入、连接到第七晶体管的第二端子的输出；

第八晶体管，包括：连接到VDD的第一端子、用于接收逻辑输入信号(SIN)的第二端子、第三端子；

第九晶体管，包括：连接到VDD的第一端子、连接到第四晶体管的第二端子的第二端子、连接到第八晶体管的第三端子的第三端子；

第十晶体管，包括：连接到第八晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、连接到第六晶体管的第二端子的第三端子；

第十一晶体管，包括：连接到VDD的第一端子、连接到第二晶体管的第三端子的第二端子、连接到第十晶体管的第三端子的第三端子；

第十二晶体管，包括：连接到第十晶体管的第三端子的第一端子、连接到第一晶体管的第三端子的第二端子、第三端子；

第十三晶体管，包括：连接到第十二晶体管的第三端子的第一端子、连接到第四晶体管的第二端子的第二端子、第三端子；

第十四晶体管，包括：连接到第十三晶体管的第三端子的第一端子、第二端子、第三端子；

第十五晶体管，包括：连接到第十四晶体管的第三端子的第一端子、连接到第十四晶体管的第二端子的第二端子、连接到地的第三端子；

第二反相器，包括：第一反相输入、连接到第一反相输入的第二反相输入、连接到第一反相输入的第三非反相输入、连接到第十四晶体管的第二端子的输出；

第一逻辑门，包括：连接到第八晶体管的第二端子的第一输入、连接到第四晶体管的第二端子的第二输入、连接到第二反相器的第一反相输入的输出；

第十六晶体管，包括：连接到第十二晶体管的第三端子的第一端子、第二端子、连接到第七晶体管的第三端子的第三端子；

第二逻辑门，包括：连接到第十一晶体管的第三端子的第一输入、第二输入、连接到第十六晶体管的第二端子的输出；

第三逻辑门，包括：连接到第三晶体管的第二端子的第一输入、连接到第四晶体管的第二端子的第二输入、连接到第二逻辑门的第二输入的输出；

第十七晶体管，包括：连接到第十六晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、连接到地的第三端子；

第十八晶体管，包括：连接到VDD的第一端子、连接到第二晶体管的第三端子的第二端子、第三端子；

第十九晶体管，包括：连接到第十八晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、第三端子；

第二十晶体管，包括：连接到第十九晶体管的第三端子的第一端子、连接到第十八晶体管的第二端子的第二端子、连接到地的第三端子；

第二十一晶体管，包括：连接到VDD的第一端子、第二端子、第三端子；

第二十二晶体管，包括：连接到第二十一晶体管的第三端子的第一端子、连接到第一晶体管的第二端子的第二端子、产生触发器的第一输出q的第三端子；

第二十三晶体管，包括：连接到第二十二晶体管的第三端子的第一端子、连接到第二十一晶体管的第二端子的第二端子、连接到第十九晶体管的第三端子的第三端子；

第三反相器，包括：连接到第十八晶体管的第三端子的输入、连接到第二十一晶体管的第二端子的输出；

第四反相器，包括：连接到第二十二晶体管的第三端子的输入、连接到触发器的第二输出QN的输出。

13.如权利要求12所述的设备，其中，第一晶体管、第二晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十八晶体管、第二十一晶体管和第二十二晶体管均为p沟道金属氧化物半导体PMOS晶体管。

14.如权利要求12所述的设备，其中，第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十九晶体管、第二十晶体管和第二十三晶体管均为n沟道金属氧化物半导体NMOS晶体管。

15.如权利要求13所述的设备，其中，每个PMOS晶体管的第一端子和第三端子是源极端子或漏极端子，其中，每个PMOS晶体管的第二端子是栅极端子。

16.如权利要求14所述的设备，其中，每个NMOS晶体管的第一端子和第三端子是源极端子或漏极端子，其中，每个NMOS晶体管的第二端子是栅极端子。

17.如权利要求12所述的设备，其中，第一逻辑门是与非门。

18.如权利要求12所述的设备，其中，第二逻辑门是与非门。

19.如权利要求12所述的设备，其中，第三逻辑门是或门。