基于多米诺的高速触发器的制作方法

技术领域

本公开总体上涉及一种触发器，更具体地讲，涉及一种基于多米诺(domino)的高速触发器。

背景技术：

具有最小化的面积和降低的功率的高速触发器在诸如移动终端的很多应用中是期望的。

触发器的时钟信号(CK)控制触发器的输出(例如，Q)转变为预定的输出逻辑电平的时间与触发器的输出实际转变为预定的逻辑电平的时间(t_ckq)之间的差(通常被称为CK到Q延迟)是确定触发器的最大工作频率(例如，时钟周期(T_ck)的最小时间周期)的因素。建立(setup)时间(t_setup)(即，在时钟信号命令触发器的输出转变为预定的逻辑电平之前，对触发器的输入必须存在和稳定的时间)也是确定触发器的最大工作频率的因素。与触发器一起被使用的任意组合逻辑的传播延迟(t_pd)也是确定触发器的最大工作频率的因素。如在下面的等式(1)所示，这三个因素之和确定触发器的最小时钟周期：

T_ck≥t_ckq+t_pd+t_setup (1)

无时钟偏差(absent clock skew)(仅t_ckq和t_setup)是触发器的设计的函数。因此，降低触发器的t_ckq和t_setup将增加触发器的工作频率(即，降低触发器的T_ck)。

包括主锁存器和从锁存器的传统的基于多米诺的置位复位(SR)触发器使用触发器的时钟信号(CK)对主锁存器的逻辑电平进行预充电(pre-charge)和评估。即，传统的基于多米诺的触发器在CK为低时对主锁存器和从锁存器的节点进行预充电，在CK为高时对它们进行评估。传统的基于多米诺的触发器还包括标尾(footer)，如果输入指示节点应该是低，则标尾在评估周期期间被用于对预充电的节点进行放电。如果输入指示预充电的节点应该保持高，则节点在评估周期期间不放电。

与不使用多米诺逻辑的SR触发器(例如，使用所有静态逻辑的SR触发器)相比，基于多米诺的SR触发器的建立时间被降低。然而，无论SR触发器中被评估的节点是否由于到SR触发器的输入的值而需要改变，基于多米诺的SR触发器在每个时钟周期期间执行预充电周期和评估周期。因此，当基于多米诺的触发器不需要这样做时，基于多米诺的触发器消耗功率。

SR触发器使用互补数据信号将SR触发器复位，这需要互补数据信号的评估。生成信号的互补耗费时间(例如，用于生成输入到反相器的信号的互补的反相器的传播时间)。此外，生成和评估互补信号消耗功率。其结果是更长的评估时间(这增加了CK到Q延迟)和更高的功耗。

因此，存在对于具有更低的CK到Q延迟、更低的建立时间以及消耗更少功率的触发器的需求。

技术实现要素：

提供一种用于触发器的设备。所述用于触发器的设备包括：多米诺逻辑触发器，包括用于多米诺逻辑触发器中将被预充电的所有节点的单标尾晶体管，其中，单标尾晶体管包括标尾节点；预充电晶体管，连接到标尾节点，以在评估周期之前对标尾节点进行预充电。

一种用于触发器的设备。所述用于触发器的设备包括：多米诺逻辑触发器；组合逻辑，被配置为结合电路事件对互补信号进行评估。

附图说明

通过下面结合附图进行的详细描述，本公开的特定实施例的上述以及其他方面、特点和优点将会更加清楚，其中：

图1是根据本公开的实施例的触发器的示意图；

图2是根据本公开的实施例的触发器的示意图。

具体实施方式

以下，参照附图对本公开的实施例进行详细描述。应注意，虽然相同的元件在不同的示图中被示出，但是它们将由相同的参考标号指定。在以下描述中，仅提供具体的细节(诸如，具体的配置和组件)来帮助全面理解本公开的实施例。因此，本领域技术人员应清楚，在不脱离本公开的范围和精神的情况下，可以对在此描述的实施例进行各种改变和变形。此外，为了清楚和简明而省略对公知的功能和构造的描述。下面描述的术语是考虑到本公开中的功能而定义的术语，并可根据用户、用户的意图或习惯而不同。因此，应基于贯穿本说明书的内容来确定术语的定义。

本公开可具有各种变形和各种实施例，其中，下面参照附图对实施例进行详细描述。然而，应理解，本公开不限于这些实施例，而是包括本公开的精神和范围内的所有变形、等同物和替换。

虽然包括普通数字(诸如，第一和第二等)的术语可被用于描述各种元件，但是结构元件不受这些术语限制。这些术语仅被用于将一个元件与另一元件进行区分。例如，在不脱离本公开的范围的情况下，第一结构元件可被称为第二结构元件。类似地，第二结构元件也可被称为第一结构元件。如这里所使用，术语“和/或”包括一个或多个相关所列项的任意和全部组合。

这里使用的术语仅被用于描述本公开的各种实施例，而不是意图限制本公开。除非上下文另外清楚地指出，否则单数形式意图包括复数形式。在本公开中，应理解，术语“包括”或“具有”表明存在特征、数量、步骤、操作、结构元件、部件或其组合，但不排除可能存在或添加一个或多个其它特征、数量、步骤、操作、结构元件、部件或其组合。

除非有不同地定义，否则这里使用的所有术语具有与本公开所属领域的技术人员理解的含义相同的含义。除非在本公开中清楚地定义，否则如在通用字典中定义的这些术语将被解释为具有与相关领域中的上下文的含义相同的含义，而不被解释为具有理想化或过于正式的含义。

本公开的一方面提供一种用于降低建立时间的触发器的设备。

本公开的另一方面提供一种用于使评估处理减速以降低建立时间的触发器的设备。

本公开的另一方面提供一种用于降低CK到Q延迟的触发器的设备。

本公开的另一方面提供一种用于包括用于评估所有预充电的节点的一个标尾晶体管(footer transistor)的触发器的设备。

本公开的另一方面提供一种用于对标尾晶体管的漏极进行预充电的触发器的设备。

本公开的另一方面提供一种用于减少CK上的电容性负载的触发器的设备。

本公开的另一方面提供一种用于比传统的基于多米诺的SR触发器具有更少的晶体管和更小的集成电路面积的触发器的设备。

本公开的另一方面提供一种用于比传统的高速触发器具有更少的CK到Q延迟和更高的速度的触发器的设备。

本公开的另一方面提供一种用于比传统的脉冲多米诺SR触发器具有更低功率的触发器的设备。

本公开的另一方面提供一种用于结合其他电路事件评估互补信号以增加速度并且降低功耗的触发器的设备。

基于多米诺的SR触发器基于输入的值，对两个锁存器节点进行预充电，并且当CK升高时下拉所述锁存器节点中的一个节点。在CK升高之后，整个锁存器在锁存器节点被评估之前的短时间段处于暂时浮置状态。在本公开的一个实施例中，通过仅使用一个标尾晶体管并且对标尾晶体管的端子(例如，标尾节点(footer node))进行预充电来延长暂时浮置状态(例如，建立窗口)的时间段，以降低来自CK到Q延迟的整个时间、降低CK上的电容性负载、增加速度、降低功耗、降低晶体管的数量并且降低集成电路面积。

本公开的触发器包括多米诺逻辑触发器，其中，单标尾晶体管(single footer transistor)被用于评估多米诺逻辑触发器中将被预充电的所有节点，单标尾晶体管包括标尾节点；预充晶体管连接到标尾节点，以在评估周期之前对标尾节点进行预充电。在本公开的一个实施例中，触发器是SR触发器。

单标尾晶体管被使用，其中，单标尾晶体管具有在CK为低时被预充电的标尾节点。这会减慢评估处理(例如，加宽建立窗口)，降低整个CK到Q延迟，并且降低CK上的电容性负载。通过在评估周期之前共享时钟标尾和对触发器进行预充电，触发器的速度被提高。

本公开的触发器比传统的基于多米诺的SR触发器，需要更少的晶体管，并且占据更小的集成电路面积。此外，本公开的触发器比传统的高速触发器，展现出降低的CK到Q延迟和更高的可能的时钟频率。

此外，本公开的触发器比脉冲多米诺SR触发器，消耗更少的功率。

图1是根据本公开的实施例的触发器100的示意图；

参照图1，触发器100包括第一晶体管101，第一晶体管101包括连接到电源电压(VDD)的第一端子、用于接收时钟信号(CK)的第二端子和第三端子。当CK为低时，触发器100被预充电(例如，SR触发器的锁存器被预充电)；当CK为高时，触发器100根据输入值来评估预充电的节点。这向触发器100提供了负建立时间。即，在CK转变为用于改变触发器100的输出的逻辑电平之后，输入可被接收并变得稳定。在本公开的一个实施例中，评估处理被减慢以降低更多的建立时间，因此来增加触发器100的工作频率。

第二晶体管103包括：连接到VDD的第一端子、用于接收内部信号data的第二端子、以及用于输出内部信号的第三端子。

第三晶体管105包括：连接到第一晶体管101的第三端子的第一端子、用于接收选择信号(SE)的第二端子、以及第三端子。

第四晶体管107包括：连接到第二晶体管103的第三端子的第一端子、用于接收外部数据输入(D)的第二端子、以及连接到第三晶体管105的第三端子的第三端子。

第五晶体管109包括：连接到第三晶体管105的第三端子的第一端子、连接到在第二晶体管103的第二端子处的data的第二端子、以及第三端子。

第六晶体管111包括：连接到第一晶体管101的第三端子的第一端子、第二端子、以及连接到第五晶体管109的第三端子的第三端子。

第一反相器113包括：连接到第一晶体管101的第三端子的输入、以及连接到第六晶体管111的第二端子的输出。

第七晶体管115包括：连接到VDD的第一端子、用于接收时钟信号(CK)的第二端子、以及连接到第二晶体管103的第二端子的第三端子。

第八晶体管117包括：连接到VDD的第一端子、连接到在第二晶体管103的第三端子处的的第二端子、以及连接到第七晶体管115的第三端子的第三端子。

第九晶体管119包括：连接到第七晶体管115的第三端子的第一端子、连接到第一晶体管101的第三端子的第二端子、以及第三端子。

第十晶体管121包括：连接到第九晶体管119的第三端子的第一端子、第二端子、以及连接到第五晶体管109的第三端子的第三端子。

逻辑门123包括：连接到在第四晶体管107的第二端子处的D的第一输入、连接到在第三晶体管105的第二端子处的SE的第二输入、以及连接到第十晶体管121的第二端子的输出。

第十一晶体管125包括：连接到第八晶体管117的第三端子的第一端子、第二端子、以及连接到第十晶体管121的第三端子的第三端子。

第二反相器127包括：连接到第七晶体管115的第三端子的输入、以及连接到第十一晶体管125的第二端子的输出。

第十二晶体管129包括：连接到VDD的第一端子、连接到第二晶体管103的第三端子的第二端子、以及第三端子。

第十三晶体管131包括：连接到第十二晶体管129的第三端子的第一端子、连接到在第一晶体管101的第二端子处的CK的第二端子、以及第三端子。

第十四晶体管133包括：连接到第十三晶体管131的第三端子的第一端子、连接到第十二晶体管129的第二端子的第二端子、以及连接到地的第三端子。

第十五晶体管135包括：连接到VDD的第一端子、第二端子、以及第三端子。

第十六晶体管137包括：连接到第十五晶体管135的第三端子的第一端子、连接到第一晶体管101的第二端子的第二端子、以及产生触发器100的第一输出q(例如，Q)的第三端子。

第十七晶体管139包括：连接到在第十六晶体管137的第三端子处的第一输出q的第一端子、连接到第十五晶体管135的第二端子的第二端子、以及连接到第十三晶体管131的第三端子的第三端子。

第三反相器141包括：连接到第十二晶体管129的第三端子的输入、以及连接到第十五晶体管135的第二端子的输出。

第四反相器143包括：连接到第十六晶体管137的第三端子的输入、以及产生触发器100的第二输出QN的输出。

预充电晶体管145包括：连接到VDD的第一端子、连接到在第一晶体管101的第二端子处的CK的第二端子、以及连接到第五晶体管109的第三端子的第三端子。

单标尾晶体管147包括：连接到预充电晶体管145的第三端子的第一端子、连接到在预充电晶体管145的第二端子处的CK的第二端子、以及连接到地的第三端子。单标尾晶体管147的第一端子产生CKB。

在本公开的一个实施例中，第一晶体管101、第二晶体管103、第七晶体管115、第八晶体管117、第十二晶体管129、第十五晶体管135、第十六晶体管137和预充电晶体管145均为p沟道金属氧化物半导体(PMOS)晶体管。

在本公开的一个实施例中，第三晶体管105、第四晶体管107、第五晶体管109、第六晶体管111、第九晶体管119、第十晶体管121、第十一晶体管125、第十三晶体管131、第十四晶体管133、第十七晶体管139和单标尾晶体管147均为n沟道金属氧化物半导体(NMOS)晶体管。

在本公开的一个实施例中，每个PMOS晶体管的第一端子和第三端子是源极端子或漏极端子，每个PMOS晶体管的第二端子是栅极端子。

在本公开的一个实施例中，每个NMOS晶体管的第一端子和第三端子是源极端子或漏极端子，每个NMOS晶体管的第二端子是栅极端子。

在本公开的一个实施例中，逻辑门123是或非(NOR)门。然而，逻辑门不限于或非门。其他逻辑门或逻辑门的组合也可被用于逻辑门123。

在本公开的一个实施例中，可结合其他电路事件对触发器的互补信号进行评估。通过这样做，通过结合其他电路事件对触发器的互补信号进行评估，触发器的速度被增加并且功耗被降低。

此外，与传统的触发器相比，在降低功耗的同时增加了触发器的工作频率。

传统的基于多米诺的触发器对触发器的锁存器进行预充电，并且当时钟为高时对锁存器进行评估。SR锁存器或互补级联逻辑需要互补评估。

SR触发器使用互补数据信号来将SR触发器复位，这需要互补数据信号的评估。生成信号的互补耗费时间(例如，用于生成输入到反相器的信号的互补的反相器的传播时间)。此外，在生成和评估互补信号时消耗功率。其结果是更长的评估时间(这增加了CK到Q延迟)和更高的功耗。

在本公开的一个实施例中，用于触发器的设备包括：多米诺逻辑触发器；以及被配置为结合电路事件对互补信号进行评估的组合逻辑。

在本公开的一个实施例中，触发器是SR触发器。

图2是根据本公开的实施例的触发器200的示意图。

参照图2，多米诺逻辑触发器200包括第一晶体管201。第一晶体管201包括：连接到VDD的第一端子、用于接收时钟信号(CK)的第二端子、以及第三端子。

第二晶体管203包括：连接到VDD的第一端子、用于接收内部信号data的第二端子、以及用于输出内部信号的第三端子。

第三晶体管205包括：连接到第一晶体管201的第三端子的第一端子、用于接收外部数据输入(D)的第二端子、以及第三端子。

第四晶体管207包括：连接到第二晶体管203的第三端子的第一端子、用于接收外部选择信号(SE)的第二端子、以及连接到第三晶体管205的第三端子的第三端子。

第五晶体管209包括：连接到第三晶体管205的第三端子的第一端子、连接到在第一晶体管201的第二端子处的CK的第二端子、以及第三端子。

第六晶体管211包括：连接到第五晶体管209的第三端子的第一端子、连接到在第二晶体管203的第二端子处的data的第二端子、以及连接到地的第三端子。

第七晶体管213包括：连接到在第一晶体管201的第三端子处的的第一端子、第二端子、以及第三端子。

第一反相器215包括：连接到在第一晶体管201的第三端子处的的输入、以及连接到第七晶体管213的第二端子的输出。

第八晶体管217包括：连接到VDD的第一端子、用于接收逻辑输入信号(SIN)的第二端子、以及第三端子。

第九晶体管219包括：连接到VDD的第一端子、连接到在第四晶体管207的第二端子处的SE的第二端子、以及连接到第八晶体管217的第三端子的第三端子。

第十晶体管221包括：连接到第八晶体管217的第三端子的第一端子、连接到在第一晶体管201的第二端子处的CK的第二端子、以及连接到在第六晶体管211的第二端子处的data的第三端子。

第十一晶体管223包括：连接到VDD的第一端子、连接到第二晶体管203的第三端子的第二端子、以及连接到第十晶体管221的第三端子的第三端子。

第十二晶体管225包括：连接到在第十晶体管221的第三端子处的data的第一端子、连接到在第一晶体管201的第三端子处的的第二端子、以及第三端子。

第十三晶体管227包括：连接到第十二晶体管225的第三端子的第一端子、连接到在第四晶体管207的第二端子处的SE的第二端子、以及第三端子。

第十四晶体管229包括：连接到第十三晶体管227的第三端子的第一端子、第二端子、以及第三端子。

第十五晶体管231包括：连接到第十四晶体管229的第三端子第一端子、连接到第十四晶体管229的第二端子的第二端子、以及连接到地的第三端子。

第二反相器233包括：第一反相输入、连接到第一反相输入的第二反相输入、连接到第一反相输入的第三非反相输入、以及连接到第十四晶体管229的第二端子的输出。

第一逻辑门235包括：连接到在第八晶体管217的第二端子处的SIN的第一输入、连接到在第四晶体管207的第二端子处的SE的第二输入、以及连接到第二反相器233的第一反相输入的输出。

第十六晶体管237包括：连接到第十二晶体管225的第三端子的第一端子、第二端子、以及连接到第七晶体管213的第三端子的第三端子。

第二逻辑门239包括：连接到在第十一晶体管223的第三端子处的data的第一输入、第二输入、以及连接到第十六晶体管237的第二端子的输出。

第三逻辑门241包括：连接到在第三晶体管205的第二端子处的D的第一输入、连接到第四晶体管207的第二端子的第二输入、以及连接到第二逻辑门239的第二输入的输出。

第十七晶体管243包括：连接到第十六晶体管237的第三端子的第一端子、连接到在第一晶体管201的第二端子处的CK的第二端子、以及连接到地的第三端子。

第十八晶体管245包括：连接到VDD的第一端子、连接到在第二晶体管203的第三端子处的的第二端子、以及第三端子。

第十九晶体管247包括：连接到第十八晶体管245的第三端子的第一端子、连接到在第一晶体管201的第二端子处的CK的第二端子、以及第三端子。

第二十晶体管249包括：连接到第十九晶体管247的第三端子的第一端子、连接到在第十八晶体管245的第二端子处的的第二端子、以及连接到地的第三端子。

第二十一晶体管251包括：连接到VDD的第一端子、第二端子、以及第三端子。

第二十二晶体管253包括：连接到第二十一晶体管251的第三端子的第一端子、连接到在第一晶体管201的第二端子处的CK的第二端子、以及产生触发器200的第一输出q的第三端子。

第二十三晶体管255包括：连接到在第二十二晶体管253的第三端子处的q的第一端子、连接到第二十一晶体管251的第二端子的第二端子、以及连接到第十九晶体管247的第三端子的第三端子。

第三反相器257包括：连接到第十八晶体管245的第三端子的输入、以及连接到第二十一晶体管251的第二端子的输出。

第四反相器259包括：连接到第二十二晶体管253的第三端子的输入、以及产生触发器200的第二输出QN的输出。

在本公开的一个实施例中，第一晶体管201、第二晶体管203、第八晶体管217、第九晶体管219、第十晶体管221、第十一晶体管223、第十八晶体管245、第二十一晶体管251和第二十二晶体管253均为p沟道金属氧化物半导体(PMOS)晶体管。

在本公开的一个实施例中，第三晶体管205、第四晶体管207、第五晶体管209、第六晶体管211、第七晶体管213、第十二晶体管225、第十三晶体管227、第十四晶体管229、第十五晶体管231、第十六晶体管237、第十七晶体管243、第十九晶体管247、第二十晶体管249和第二十三晶体管255均为n沟道金属氧化物半导体(NMOS)晶体管。

在本公开的一个实施例中，每个PMOS晶体管的第一端子和第三端子是源极端子或漏极端子，每个PMOS晶体管的第二端子是栅极端子。

在本公开的一个实施例中，每个NMOS晶体管的第一端子和第三端子是源极端子或漏极端子，其中，每个NMOS晶体管的第二端子是栅极端子。

在本公开的一个实施例中，第一逻辑门235是与非(NAND)门。

在本公开的一个实施例中，第二逻辑门239是与非(NAND)门。

在本公开的一个实施例中，第三逻辑门241是或(OR)门。

虽然已在本公开的详细描述中对本公开的特定实施例进行了描述，但是在不脱离本公开的范围的情况下，可以以各种形式对本公开进行修改。因此，不应仅基于描述的实施例来确定本公开的范围，而是基于权利要求及其等同物来确定本公开的范围。