一种基于CPLD的数字技术实验系统脉冲信号产生模块的制作方法

本实用新型涉及一种电子技术实验装置的关键模块，具体是一种采用CPLD技术实现的用于数字技术实验系统的脉冲信号产生模块，属于实验装置与设备设计技术领域。

背景技术：

《数字电子技术基础》是电类专业的一门重要专业课程，无论是电子信息类专业、计算机类专业还是自动化专业均开设此课程，因此不言而喻的，与《数字电子技术基础》相配套的实验教学也非常重要。目前各级各类学校所广泛使用的数字电子技术实验系统(即数字技术实验箱)通常体积较大，其电路板长宽尺寸通常为40-60CM；并且数字电子技术实验箱价格也较为昂贵。由于实验箱体积大、价格昂贵的两大特点，使得学生课后无法像单片机开发实验板一样将实验箱带回宿舍自行学习，然而电子技术的学习又是需要由浅入深，不断强化实践的，课堂上能够完成的实验通常是基础的验证性实验，学生没有机会深入体会电路原理并进行扩展设计。

造成数字技术实验箱体积大价格昂贵的主要原因在于：数字技术实验箱的电路板上通常会设置大量的信号产生模块，例如单次脉冲信号产生模块、各频段连续脉冲产生信号，BCD码信号产生模块。而现有技术中，这些信号产生模块均是由大量的中、小规模数字集成电路为核心实现的，例如产生BCD码的信号产生模块通常需要使用多片74161中规模集成电路及其他小规模器 件，而要实现各个频率的脉冲信号输出则需要多片D触发器芯片(实现多次二分频)和多片十分频器件，这就导致了实验系统所需集成电路数量较大，这直接导致了实验系统电路板尺寸大，并且布局布线复杂，造价高。此外，学生在实验操作中由于误操作等原因也可能会损害相关集成器件，但是由于使用了大量的中、小规模数字器件也会造成设备检修困难，这也是目前数字技术实验设备损坏率高，影响教学效果的原因之一。

技术实现要素：

针对现有技术存在的上述不足，本实用新型的目的是：怎样提供一种使用器件数量少、电路结构简单、价格低廉并且有利于设备检修的用于数字技术实验系统的脉冲信号产生模块。

为了实现上述目的，本实用新型采用了以下的技术方案。

一种基于CPLD的数字技术实验系统脉冲信号产生模块，其特征在于：包括CPLD控制器；

所述CPLD控制器包括单次脉冲产生模块、二分频信号产生单元、十分频信号产生单元和数据选择器单元；

所述单次脉冲产生模块主要由RS触发器构成，所述RS触发器的置位端与单刀双掷按键开关的第一固定端相连接，RS触发器的复位端与单刀双掷按键开关的第二固定端相连接，单刀双掷按键开关的活动端接地，RS触发器的置位端和复位端均与电源正极VCC相连接，RS触发器的信号输出端为单次脉冲产生模块的输出端；

所述二分频信号产生单元包括第一D触发器、第二D触发器和第三D触发器，所述第一D触发器的反相输出端与第一D触发器的数据端相连接，所述第二D触发器的反相输出端与第二D触发器的数据端相连接，所述第三D触发器的反相输出端与第三D触发器的数据端相连接；所述第一D触发器的 输出端与第二D触发器的时钟端相连接，所述第二D触发器的输出端与第三D触发器的时钟端相连接；所述第一D触发器的输出端为所述二分频信号产生单元的第一信号输出口，所述第二D触发器的输出端为所述二分频信号产生单元的第二信号输出口，所述第三D触发器的输出端为所述二分频信号产生单元的第三信号输出口，所述第一D触发器的时钟端为所述二分频信号产生单元的信号输入口；

所述十分频信号产生单元包括N个十进制计数器；所述十进制计数器具有计数时钟输入端和进位输出端，所述N个十进制计数器按照信号流向顺序连接，排列在信号流向最前端的十进制计数器为首计数器，排列在信号流向最末端的十进制计数器为尾计数器；所述首计数器的计数时钟输入端为十分频信号产生单元的信号输入口；所述N个十进制计数器的进位输出端分别构成十分频信号产生单元的N个信号输出口；其中N为大于3的自然数；

所述十分频信号产生单元的信号输入口与二分频信号产生单元的第三信号输出口相连接；

所述二分频信号产生单元的信号输入口与二选一数据选择器的输出端相连接，所述二选一数据选择器的一个输入端与第一晶体振荡电路的输出口相连接，二选一数据选择器的另一个输入端与第二晶体振荡电路的输出口相连接，二选一数据选择器的数据选择端与拨码开关相连接。

进一步的，所述第一晶体振荡电路输出信号的频率为4MHZ，所述第二晶体振荡电路输出信号的频率为8MHZ。

相比现有技术，本实用新型具有如下优点：

将现有技术中需要使用多片中规模集成电路以及其他小规模集成电路才能实现的脉冲信号发生模块完全集成在CPLD控制器中，由于CPLD芯片内部含有强大丰富的数字逻辑资源，因此只需要一片CPLD芯片便可以实现一路或者多路的脉冲信号发生功能，相比现有技术本实用新型将使得数字电子技术实验装置的尺寸得到大大降低，并且由CPLD芯片价格较低，因此也能 够使得数字电子技术实验装置的成本得到降低。此外，相比现有技术由于使用器件数量减少，实验装置整体电路的布局布线也会简化，这有利于实验装置的检修，使得实验设备能够得到有效的利用。

附图说明

图1为本实用新型的结构图；

图2为本实用新型中的二分频信号产生单元电路结构图；

图3为本实用新型中的十分频信号产生单元电路结构图；

具体实施方式

下面结合附图和具体实施方式对本实用新型作进一步详细说明。

如图1所示，本实用新型一种基于CPLD的数字技术实验系统脉冲信号产生模块是数字电子技术实验电路系统的重要组成部分。

数字技术实验系统脉冲信号产生模块通常需要产生以下三种类型的脉冲信号(1)晶体振荡器输出信号的各个连续二分频信号，例如晶体振荡器输出信号频率为8MHZ，那么脉冲信号产生模块需要产生4MHZ、2MHZ、1MHZ、500KHZ、250KHZ等信号；(2)产生100KHZ、10KHZ直至1HZ等信号。(3)产生单次脉冲信号。

一、为实现上述功能，本实用新型采用如下电路结构。

本实用新型的核心器件为：CPLD控制器，当然也包括CPLD控制器的外围时钟电路与电源电路。

CPLD控制器内设置有(一)单次脉冲产生模块；(二)二分频信号产生单元；(三)十分频信号产生单元。三大主要单元以及一个数据选择器单元；

(一)单次脉冲产生模块

单次脉冲产生模块主要由RS触发器构成，RS触发器的置位端与设置在CPLD芯片外部的单刀双掷按键开关的第一固定端相连接，RS触发器的复位 端与单刀双掷按键开关的第二固定端相连接，单刀双掷按键开关的活动端接地，RS触发器的置位端和复位端均与电源正极VCC相连接(当然会分别通过一个设置在CPLD外部的电阻与电源正极VCC相连接)，RS触发器的信号输出端为单次脉冲产生模块的输出端。

(二)二分频信号产生单元

如图2所示，二分频信号产生单元包括第一D触发器、第二D触发器和第三D触发器。每个D触发器的反相输出端与其数据端相连接，显然这就构成了一个二分频电路，三个二分频电路按照信号流向依次相连，形成三级二分频电路，第一D触发器的时钟端为二分频信号产生单元的信号输入口，从该二分频信号产生单元的信号输入口进入的信号将被进行三次二分频处理，例如从该二分频信号产生单元的信号输入口进入的信号频率为8MHZ，那么从从该二分频信号产生单元的三个信号输出口将依次产生4MHZ、2MHZ和1MHZ信号，当然根据需要也可以调用更多的D触发器实现更多级的分频。

各个端口名罗列如下：第一D触发器的输出端为二分频信号产生单元的第一信号输出口，第二D触发器的输出端为所述二分频信号产生单元的第二信号输出口，第三D触发器的输出端为所述二分频信号产生单元的第三信号输出口，第一D触发器的时钟端为所述二分频信号产生单元的信号输入口。

(三)十分频信号产生单元

如图3所示十分频信号产生单元包括N个十进制计数器；十进制计数器具有计数钟输入端和进位输出端，N个十进制计数器按照信号流向顺序连接，排列在信号流向最前端的十进制计数器为首计数器，排列在信号流向最末端的十进制计数器为尾计数器；首计数器的计数时钟输入端为十分频信号产生单元的信号输入口；N个十进制计数器的进位输出端分别构成十分频信号产生单元的N个信号输出口；其中N为大于3的自然数。显然每个十进制计数器都构成了一个十分频电路，N个十进制计数器构成10级十分频。

当然这里也可以采用其他方法实现十分频电路，例如使用硬件描述语言 建模实现一个十分频模块(并且占空比可以设置为1∶1)，然后将其创建为一个原理图符号供顶层原理图设计文件调用。但是不管采用哪种方式所设计的电路都会被综合工具转换为实际的电路网表文件。

十分频信号产生单元的信号输入口与二分频信号产生单元的第三信号输出口相连接；因此1MHZ信号将被作N次十分频，依次得到100KHZ，10KHZ，1KHZ，100HZ直至1HZ。

需要指出的是，本实用新型中十进制计数器模块、数据选择器模块、D触发器和RS触发器均可以通过原理图设计方式调用现有模块实现，具体的，在QUARTUS 2集成开发环境中通过原理图设计的方式便可以调用各种基本的数字模块，例如可以在期间库中查找调用标号为74192的模块便可以实现十进制计数器模块，但是该模块与中规模集成电路74192芯片又有本质差异，QUARTUS 2集成开发环境中通过原理图设计方式调用的74192模块(十进制计数器模块)是一个具有中规模集成电路74192芯片所有功能特点的模块，本质上是采用CPLD内部的“与或”阵列实现的，QUARTUS 2会基于“与或”阵列原理将十进制计数器模块转换为一个实际的电路实现，当然各模块之间的电路连接关系也会被转化为具体的电路连接。以上论述属于CPLD的开发技术原理，在这里不再过多阐述。

二、本实用新型的工作原理如下：

(一)单次脉冲产生模块工作原理

单刀双掷按键开关是一种具有弹性按键工作特点的单刀双掷开关，没有被按动时活动端与第二固定端稳定接触，被按下后活动端与第一固定端稳定接触，松开后活动端又回复到与第二固定端稳定接触。因此当单刀双掷按键开关没有被按下时RS触发器模块的置位端获得的电平为高电平，RS触发器模块的复位端获得的电平为低电平(RS触发器模块的置位端和复位端均以低电平为有效信号)，此时，RS触发器模块的信号输出端输出低电平，当单刀双掷按键开关被按下后，显然的RS触发器模块的信号输出端输出高电平，并 且随着松开后活动端又回复到与第二固定端稳定接触，RS触发器模块的信号输出端输出的高电平消失，因此，综上，单刀双掷拨码开关被按下一次，RS触发器模块的信号输出端发送出一个单次脉冲。

(二)二分频信号产生单元工作原理

每个D触发器的反相输出端与其数据端相连接，当D触发器的时钟端出现上升沿时，其数据端采集信号，而该信号为D触发器的反相输出端信号，因此D触发器的下一个状态必然为上一个状态的反信号，而这一改变是发生在时钟的每一个上升沿的，也即是一个周期取反一次，实现了二分频电路。

三个二分频电路按照信号流向依次相连，形成三级二分频电路，第一D触发器的时钟端为二分频信号产生单元的信号输入口，从该二分频信号产生单元的信号输入口进入的信号将被进行三次二分频处理，具体举例在电路结构描述部分已经描述，此处不再重复。

此外，二分频信号产生单元的信号输入口与二选一数据选择器的输出端相连接，二选一数据选择器的一个输入端与第一晶体振荡电路的输出口相连接，二选一数据选择器的另一个输入端与第二晶体振荡电路的输出口相连接，二选一数据选择器的数据选择端与拨码开关相连接。基于此电路连接关系本实用新型可以对输入的原始时钟信号频率进行选择(通过拨码开关输入高电平或者低电平实现选择第一晶体振荡电路的输出信号或者第二晶体振荡电路的输出信号)，以便更灵活的产生多种频率的时钟脉冲。

本实用新型中第一晶体振荡电路输出信号的频率设置为4MHZ，第二晶体振荡电路输出信号的频率设置为8MHZ。

(三)十分频信号产生单元工作原理

十进制计数器具有计数时钟输入端和进位输出端，根据十进制计数器原理，每个十进制计数器都构成了一个十分频电路，计数时钟输入端为信号输入端，进位输出端为信号输出端，N个十进制计数器按照信号流向顺序连接(也即是第1个十进制计数器的输出端与第2个十进制计数器的输入端相连 接，第2个十进制计数器的输出端与第3个十进制计数器的输入端相连接，直至所有十进制计数器连接完成)，显然，N个十进制计数器构成10级十分频。十分频信号产生单元的信号输入口与二分频信号产生单元的第三信号输出口相连接；因此1MHZ信号将被作N次十分频，依次得到100KHZ，10KHZ，1KHZ，100HZ直至1HZ。

三、本实用新型的使用方式

作为数字技术实验系统的功能模块被使用，考虑到CPLD芯片强大的数字逻辑实现能力，本实用新型中的CPLD控制器内还可以设置其他的功能模块，例如BCD码信号发生模块、数码管译码器模块等等，总之多数原数字技术试验系统电路板上采用中小规模数字集成电路实现的功能模块均可以集成在本实用新型的CPLD控制器中。本实用新型除了可以应用到数字技术实验系统中也可以应用到诸如单片机实验系统等其他硬件设计课程的试验系统中。

当然需要指出的的是，本实用新型还具有一个数据下载模块，CPLD控制器通过数据下载模块可以与计算机相连接，以便计算机将电路数据下载到CPLD中使得CPLD实现本实用新型所述的电路结构。同时根据可编程逻辑器件原理，在数字技术实验设备需要升级或者更新时，通过数据下载模块便可实现CPLD内部电路更新与升级，比如根据需要可轻松实现CPLD内置多个本实用新型公开的脉冲信号产生模块，这也是本实用新型的一个重要特点。

最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。