本公开的示例总体上涉及电子电路，并且更具体地涉及有源电感器。
背景技术：
集成电路(ic)可以被实施以执行指定的功能。一种类型的ic是可编程ic，例如现场可编程门阵列(fpga)。fpga通常包含可编程单元(tile)的阵列。这些可编程单元可以包括例如输入/输出块(iob)、可配置逻辑块(clb)、专用随机存取存储器块(bram)、乘法器、数字信号处理块(dsp)、处理器、时钟管理器、延迟锁相环(dll)等等。另一种类型的可编程ic是复杂可编程逻辑器件(cpld)。cpld包含连接在一起的两个或更多个“功能块”，并且这些功能块通过互连开关矩阵连接到输入/输出(i/o)资源。cpld的每个功能块都包含两级“和/或”结构，该结构与可编程逻辑阵列(pla)和可编程阵列逻辑(pal)器件中使用的那些类似。其他可编程ic通过应用诸如金属层的处理层来编程，所述处理层可编程地互连器件上的各种元件。这些可编程ic被称为掩模可编程器件。术语“可编程ic”还可以包括仅部分可编程的器件，例如专用集成电路(asic)。
这些以及其他类型的可编程ic能够通过缓冲(或以其他方式驱动)来分配高速时钟信号并将这些信号路由到整个可编程ic。用于分配时钟信号的信号网络(signalnet)可以端接特定的负载。
技术实现要素：
本公开的一个示例是有源电感器负载。所述有源电感器负载通常包括一对有源电感器，每个有源电感器均包括晶体管和电耦接至所述晶体管的电阻器，以及电耦接至所述一对有源电感器的一对交叉耦接的电容元件。
可选地，每个有源电感器中的晶体管可以包括鳍式场效应晶体管(finfet)。
可选地，所述一对有源电感器包括第一和第二晶体管。所述一对交叉耦接的电容元件包括第一和第二电容元件。所述第一电容元件电耦接在所述第一晶体管的栅极和所述第二晶体管的漏极之间，并且所述第二电容元件电耦接在所述第二晶体管的栅极和所述第一晶体管的漏极之间。
可选地，所述第一电容元件包括第三晶体管。所述第三晶体管的漏极与所述第三晶体管的源极短接。所述第三晶体管的栅极电耦接至所述第一晶体管的栅极。所述第三晶体管的源极或漏极中的至少一个电耦接至所述第二晶体管的漏极。
可选地，所述第二电容元件包括第四晶体管。所述第四晶体管的漏极与所述第四晶体管的源极短接。所述第四晶体管的栅极电耦接至所述第二晶体管的栅极。所述第四晶体管的源极或漏极中的至少一个电耦接至所述第一晶体管的漏极。
可选地，所述第三晶体管和所述第四晶体管是相同类型的，并且具有与所述第一晶体管和所述第二晶体管相同的结构和尺寸。
可选地，所述第一、第二、第三和第四晶体管是p沟道金属氧化物半导体pmos晶体管。
可选地，所述第三晶体管的结电容约等于所述第一晶体管的栅-漏电容，并且所述第四晶体管的结电容约等于所述第二晶体管的栅-漏电容。
可选地，所述第一晶体管的源极和所述第二晶体管的源极电耦接至参考电位。
可选地，所述第一晶体管的漏极和所述第二晶体管的漏极电耦接至差分信号网络对以用于加载所述有源电感器负载。
可选地，每个有源电感器中的电阻器电耦接在每个有源电感器的晶体管的栅极和漏极之间。
可选地，每个有源电感器中的电阻器的电阻大于每个有源电感器的晶体管的跨导的倒数。
可选地，每个有源电感器均被配置为在包括差分周期信号的至少一个频率的频带中呈现电感峰化，其中所述差分周期信号将被施加到所述一对有源电感器。
本公开的另一个示例是分配差分周期信号的方法。该方法通常包括在信号网络对上驱动所述差分周期信号，并且用有源电感器负载来加载所述差分周期信号，所述有源电感器负载被配置为在包括所述差分周期信号的至少一个频率的频带中呈现电感峰化。所述有源电感器负载包括一对有源电感器，每个有源电感器均包括晶体管和电耦接至所述晶体管的电阻器，以及电耦接至所述一对有源电感器的一对交叉耦接的电容元件。
可选地，所述驱动包括用差分电流模逻辑cml缓冲器驱动所述差分周期信号。
可选地，所述驱动包括用差分电流模逻辑cml复用器mux驱动所述差分周期信号。
可选地，所述一对有源电感器包括第一和第二晶体管。所述一对交叉耦接的电容元件包括第一和第二电容元件。所述第一电容元件电耦接在所述第一晶体管的栅极和所述第二晶体管的漏极之间，并且所述第二电容元件电耦接在所述第二晶体管的栅极和所述第一晶体管的漏极之间。
可选地，所述第一电容元件包括第三晶体管。所述第三晶体管的漏极与所述第三晶体管的源极短接。所述第三晶体管的栅极电耦接至所述第一晶体管的栅极。所述第三晶体管的源极或漏极中的至少一个电耦接至所述第二晶体管的漏极。
可选地，所述第二电容元件包括第四晶体管。所述第四晶体管的漏极与所述第四晶体管的源极短接。所述第四晶体管的栅极电耦接至所述第二晶体管的栅极。所述第四晶体管的源极或漏极中的至少一个电耦接至所述第一晶体管的漏极。
可选地，所述第一、第二、第三和第四晶体管可以是n沟道金属氧化物半导体nmos晶体管。
本公开的又一个示例是一种用于分配差分周期信号的装置。所述装置通常包括用于在信号网络对上驱动所述差分周期信号的装置，以及用于在包括所述差分周期信号的至少一个频率的频带中利用电感峰化来加载所述差分周期信号的装置。用于加载的装置包括一对有源电感器，每个有源电感器均包括晶体管和电耦接至所述晶体管的电阻器，以及电耦接至所述一对有源电感器的一对交叉耦接的电容元件。
参考以下详细描述可以理解这些和其他方面。
附图说明
为了能够详细理解本公开的上述特征，可以通过参考示例的方式来对以上简要总结的本公开的内容进行描述，其中一些示例在附图中示出。然而，应当注意的是，附图仅示出了本公开的典型示例，因此其不应被认为是对本公开范围的限制，本公开可以允许其他等效的示例。
图1是示出可编程器件的示例性架构的框图。
图2a是根据本公开的实施例的驱动端接负载的信号网络的示例性单端缓冲器的概念图。
图2b是根据本公开的实施例的驱动端接差分负载的信号网络对的示例性差分缓冲器的概念图。
图3是没有栅-源电容(cgd)的示例性有源电感器电路和对应于该有源电感器电路的示例性频率响应的示意图。
图4是具有cgd的示例性有源电感器电路和对应于该有源电感器电路的示例性频率响应的示意图，并示出了cgd的影响。
图5a是根据本公开实施例的用p沟道金属氧化物半导体(pmos)晶体管实现并且使用交叉耦接的电容元件补偿cgd影响的示例性差分有源电感器负载电路的示意图。
图5b是根据本公开实施例的用n沟道金属氧化物半导体(nmos)晶体管实现并且使用交叉耦接的电容元件补偿cgd影响的示例性差分有源电感器负载电路的示意图。
图6是根据本公开实施例的用于分配周期信号的示例性操作的流程图。
具体实施方式
本公开的实施例提供用于电感峰化(inductivepeaking)的差分有源电感器负载，其中使用交叉耦接的电容性元件来抵消或至少减少所述有源电感器负载中的晶体管的栅-漏电容(cgd)的限制效应。交叉耦接的电容性元件扩大了有源电感器负载的发生感应的范围，并提高了每个有源电感的品质因数(q)。因此，负载的可实现的电感峰化显著增加，这导致对于给定功率而言在整个负载上提供更大的信号摆幅，或者对于给定的信号摆幅而言提供更低的功率。
示例性可编程器件架构
图1是根据本公开实施例的用于可编程器件的示例架构100的框图。例如，架构100可以在现场可编程门阵列(fpga)内实现。如图所示，架构100包括若干不同类型的可编程电路，例如逻辑块。例如，架构100可以包括大量的不同的可编程单元，其包括多吉比特收发器(mgt)101、可配置逻辑块(clb)102、随机存取存储器(bram)103、输入/输出块(iob)104、配置和时钟逻辑(config/clocks)105、数字信号处理(dsp)块106、专用i/o块107(例如，配置端口和时钟端口)以及其他可编程逻辑108，诸如数字时钟管理器、模数转换器(adc)、系统监控逻辑等。
在一些fpga中，每个可编程单元均包括可编程互连元件(int)111，int111具有去往和来自每个相邻单元中的相应int111的标准化连接。因此，int111一起实现用于所示fpga的可编程互连结构。每个int111还包括去往和来自相同单元内的可编程逻辑元件的连接，如图1最右侧所包括的示例所示。
例如，clb102可以包括可配置逻辑元件(cle)112，其加上单个int111可以被编程为实现用户逻辑。除了一个或多个int111之外，bram103还可以包括bram逻辑元件(brl)113。通常，单元中包括的int111的数量取决于单元的宽度。在图示的示例中，bram单元具有与五个clb相同的宽度，但也可以是其他数字(例如四个)。除了适当数目的int111之外，dsp块106可以包括dsp逻辑元件(dspl)114。例如，除了int111的一个实例，iob104还可以包括i/o逻辑元件(iol)115的两个实例。如本领域普通技术人员应清楚的那样，例如连接到iol115的实际i/o焊盘通常不限于iol115的区域。
在图1所示的示例性架构100中，靠近裸片中心的水平区域(在图1中用阴影表示)用于配置逻辑、时钟逻辑和其他控制逻辑(config/clocks105)。从该中心区域延伸的其他竖直区域109可以用于在整个fpga的宽度上分配时钟和配置信号。
利用图1中所示架构100的一些fpga包括附加的逻辑块，这些逻辑块会破坏构成fpga大部分的常规的行结构。附加的逻辑块可以是可编程块和/或专用电路。例如，被描述为proc110的处理器块跨越clb102和bram103的若干行。
proc110可以实施为硬连线处理器，其被制造成实施fpga可编程电路的裸片的一部分。proc110可以表示各种不同处理器类型和/或系统中的任一种，其复杂程度的范围从单个处理器(例如，能够执行程序代码的单个内核)到具有一个或多个内核、模块、协处理器、接口等的整个处理系统。
在更复杂的布置中，例如，proc110可以包括一个或多个内核(例如，中央处理单元)、高速缓冲存储器、存储器控制器、可配置为直接耦接到ic的i/o引脚(例如，i/o焊盘)和/或耦接到fpga的可编程电路的单向和/或双向接口。术语“可编程电路”可以指ic内的可编程电路元件(例如，本文描述的各种可编程或可配置电路块或单元)以及根据加载到fpga中的配置数据选择性地耦接各种电路块、单元和/或元件的互连电路。例如，图1中所示的在proc110外部的部分可以被认为是fpga的可编程电路或其一部分。
图1旨在示出可用于实现包括可编程电路(例如，可编程结构)和处理系统的fpga的示例性架构100。例如，一行中的逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对尺寸以及包括在图1右侧的互连/逻辑实现均是示例性的。在实际的fpga中，例如，为了便于用户电路设计的有效实现，在clb出现的任何地方通常包括多于一个相邻行的clb102。然而，相邻clb行的数量可能会随着fpga的整体大小而变化。此外，fpga内的proc110的大小和/或位置仅用于说明的目的，并非旨在限制本公开的一个或多个示例。
如上所述，周期信号(例如时钟信号)可以通过配置、时钟和其他控制逻辑(config/clocks105)和/或竖直区域109被驱动和路由，以在整个fpga中分配周期信号。如下所述，用于分配周期信号的信号网络可以端接有源电感器负载。
示例性有源电感器负载
图2a是用于在可编程ic中分配诸如时钟信号的周期信号202的示例性电路200的概念图。电路200包括接收周期信号202的单端缓冲器204。对于一些示例，缓冲器204可以用电流模逻辑(cml)来实施。cml也被称为源极耦接逻辑(scl)，cml是一种高速差分数字逻辑系列，其速度主要归因于与静态互补金属氧化物半导体(cmos)电路相比较低的输出电压摆幅，以及发生在输入差分对晶体管处的非常快的电流切换。
单端缓冲器204的输出可以驱动信号网络(signalnet)206，信号网络206可以端接具有阻抗zl的负载208。尽管在图2a中示出的信号网络206在信号网络206的远端(目的端)处端接负载208，负载也可以在信号网络的近端(源端)或任何其他合适的位置端接信号网络。当使用诸如微带(microstrip)等现有布图技术来实施时，相对较长的信号网络206可以被认为具有沿其长度分布的各种寄生电容(例如，cp1、cp2和cp3)，这些寄生电容可以被认为是负载208的一部分。例如，如果负载208用电阻器实现，则电路200的带宽可能被电阻器的电阻r和集总电容(lumpedcapacitance)c(例如，cp1、cp2和cp3的寄生电容总和以及目的地(例如另一个缓冲器)的任何输入电容)限制为1/rc。对于给定的较大集总电容c，可以指定较小的电阻r以获得高带宽。然而，由于信号摆幅为i*r，所以小的负载电阻r转换为来自缓冲器204的较高的电流(i)，以保持特定的信号幅度。
图2b是用于在可编程ic中分配诸如差分时钟信号的差分周期信号212的示例性电路210的概念图。电路200包括差分缓冲器214，差分缓冲器214可以被实现为差分cml缓冲器。差分缓冲器214的输出可以驱动差分信号网络对(包括信号网络216和217)，其可以端接具有阻抗zl1和zl2的差分负载218。尽管图2b所示的差分信号网络对在信号网络对的远端处端接差分负载218，负载也可以在近端或沿着信号网络对的任何其他合适的位置端接信号网络对。尽管在图2b中被显示为连接到电源电压轨(powersupplyvoltagerail)(例如vdd)，差分负载218也可以连接到任何合适的参考电位，例如电接地。
类似于图2a中的信号网络206，图2b中相对较长的信号网络对可被认为具有沿其长度分布的各种寄生电容(例如，cp1、cp2和cp3)。如果差分负载218例如用电阻器来实现，那么电路210的带宽可能受到电阻器的电阻和集总电容的限制，如上所述。对于给定的较大的集总电容，可以指定较小的电阻以获得高带宽，这转化为来自缓冲器214的更高的电流以保持特定的信号幅度。基本上对于更高的带宽操作，要为电阻负载指定更高的功率。
替代地，为了驱动大的电容信号网络并节省功率，可以通过使用电感负载来对电感峰化加以利用。利用电感峰化，负载的电感l理想地设计为在包括由缓冲器驱动的周期信号的频率的频带内消除信号网络和目的地的集总电容。无源片上或片外电感器可用作电感负载，但无源电感器可能会消耗相对较大的面积，这可能导致更高的成本。因此，有源电感器可以提供合适的替代方案。
如本文所使用的，“有源电感器”通常指的是在特定频率范围上展现出感应行为的有源装置的配置。例如，该有源器件可以是p沟道金属氧化物半导体(pmos)晶体管或n沟道金属氧化物半导体(nmos)晶体管。为了充当电感器，晶体管可以具有连接在晶体管的栅极和漏极之间的电阻器。传统类型的晶体管具有器件寄生效应(例如结电容)，这限制了有源电感器的实际应用。然而，最近开发的晶体管类型，如鳍式场效应晶体管(finfet)，提供较低的结电容，这使得采用有源电感器负载用于高速时钟电路更为可行。finfet晶体管是构建在绝缘体上硅(soi)衬底上的多栅极晶体管，其中导电沟道被形成晶体管主体的薄硅“鳍状物”包裹。
图3提供了实施为单端nmos负载的示例性有源电感器电路300的示意图，其例如可以用作图2a中的负载208。有源电感器电路300包括nmos晶体管m5和电阻器r1。nmos晶体管m5可以具有跨导gm和由电容器c1表示的本征栅-源电容(cgs)。如图所示，电阻器r1可以连接在nmos晶体管m5的漏极和栅极之间。
图3还提供阻抗(z)对频率(s)的示例性对数-对数幅度曲线图310，其示出了与有源电感器电路300相对应的频率响应312。频率响应312基于如下方程，其中阻抗(z)通过小信号分析得出：
电路300的阻抗在较低频率(低于1/r1c1)时为1/gm，但在较高频率(高于gm/c1)时线性增加至r1。在阻抗随着频率线性增加的频率范围内，电路300表现为电感器。由于频率响应312的弯曲周围的逐渐滚降(rolloff)，电路300在正斜坡中部的频率处感应最强。因此，z值增加时可能需要较大的频率范围。这样，电阻r1可以被设计为远大于晶体管的跨导的倒数(1/gm)(例如，至少大十倍)。
直观地，电路300的阻抗由于下面的原因而出现电感。如果输出电压(vo)由正弦信号驱动，则nmos晶体管m5的栅极电压在落后90°(follow90°later)。因此，输出电流(io)滞后电压vo90°。由于栅极电压摆动随着频率的增加而减小，io也随着频率而减小。这种90°滞后和减小的电压摆动是与电感器相同的特性。
有源电感器电路300代表理想情况，但实际晶体管除cgs外还具有本征栅-漏电容(cgd)。cgd可能会限制有源电感器电路的有效性，因此可能会被视为寄生电容。
图4提供了示例性有源电感器电路400的示意图，其将nmos晶体管m5的由电容器c2表示的本征cgd加到图3的电路300。图4还提供了阻抗(z)对频率(s)的示例性对数-对数幅度曲线图410，其示出了与有源电感器电路400相对应的的频率响应412。频率响应412基于如下方程，其中阻抗(z)通过小信号分析得出：
c2的加入引入了额外的极点，显著降低了电路400作为电感器的频率范围(例如，仅在1/r1(c1+c2)和1/r1c2之间)。对于finfet技术中的器件寄生效应，c2与c1的尺寸大致相同。因此，用于finfet技术的电感区域可以具有仅约为2的阻抗幅度因子，而不是如图3的理想频率响应312中的大约10。此外，如果考虑频率响应412的弯曲周围的逐渐滚降，则很可能无法实现90°的相移。
因此，需要用于克服有源电感器电路的上述限制的技术和装置。
图5a是抵消(或至少减小)cgd(c2)影响的示例性差分有源电感器负载电路500的示意图。电路500被实现为差分pmos负载，其可以用作例如图2b中的负载218。缓冲器214、复用器(mux)或各种其他合适的驱动电路中的任一个都可以被实施成具有在输出节点(vo+和vo-)处与差分有源电感器负载电路500连接的差分nmos晶体管对。
如图所示，电路500包括pmos晶体管m1和m2差分对，它们的漏极与输出节点连接。电阻器r1和r2分别连接在pmos晶体管m1和m2的栅极和漏极之间。pmos晶体管m1和m2的源极与电源电压轨(例如，vdd)连接。存在pmos晶体管m1和m2的本征电容cgd和cgs，但在图5a中未示出。
有源电感器负载电路500还包括两个交叉耦接的电容元件，以用于补偿cgd的影响。可以使用各种合适类型的电容元件(例如，电容器)中的任何一种。在图5a中，电容元件用pmos晶体管m3和m4来实现。pmos晶体管m3的漏极和源极可以短接，并且pmos晶体管m4的漏极和源极可以短接。pmos晶体管m3的栅极可以与pmos晶体管m1的栅极连接，并且晶体管m3的漏极或源极中的至少一个可以与pmos晶体管m2的漏极连接。类似地，pmos晶体管m4的栅极可以与pmos晶体管m2的栅极连接，并且晶体管m4的漏极或源极中的至少一个可以与pmos晶体管m1的漏极连接，从而使得pmos晶体管m3和m4交叉耦接。
通过在pmos晶体管m1的栅极节点上设置额外的电容元件，其另一端连接沿晶体管m1漏极节点(也是输出节点vo+)相反方向移动的信号网络(输出节点vo-)，可以消除或者至少减小cgd对晶体管m1的限制效应。类似地，通过在pmos晶体管m2的栅极节点上设置额外的电容元件，其另一端连接与晶体管m2的漏极节点(也是输出节点vo-)互补地移动的信号网络(输出节点vo+)，可以消除或者至少减小cgd对晶体管m2的限制效应。交叉耦接的电容元件扩展了有源电感器负载电路500感应行为的范围，并增加了每个有源电感的品质因数(q)。因此，电路500可实现的电感峰化显著增加，这使得对于给定功率而言在电路500上提供更大的信号摆幅，或者对于给定的信号摆幅而言提供更低的功率。
对于一些示例，pmos晶体管m3和m4可以是相同的类型并且具有与pmos晶体管m1和m2相同的结构和尺寸。以这种方式，可以通过过程、电压和温度(process,voltageandtemperature,pvt)很好地跟踪本征栅-漏电容影响的消除。
交叉耦接的电容元件也可以应用到用nmos晶体管实现的差分有源电感器负载。例如，当缓冲器214、复用器(mux)或各种其他合适的驱动电路中的任何一个用差分pmos晶体管对来实现时，可以使用这种nmos差分负载。
图5b是根据本公开实施例的抵消(或者至少减小)cgd(c2)影响的示例性差分有源电感器负载电路510的示意图。电路510包括nmos晶体管m5和m6差分对，它们的漏极与输出节点(vo+和vo-)连接。电阻器r1和r2分别连接在nmos晶体管m5和m6的栅极和漏极之间。nmos晶体管m5和m6的源极与参考电位(例如电接地)连接。存在nmos晶体管m5和m6的本征电容cgd和cgs，但未在图5b中示出。
有源电感器负载电路510还包括两个交叉耦接的电容元件，以用于补偿cgd的影响。可以使用各种合适类型的电容元件(例如，电容器)中的任何一种。如图5b所示，电容元件用nmos晶体管m7和m8实现。nmos晶体管m7的漏极和源极可以短接，并且nmos晶体管m8的漏极和源极可以短接。nmos晶体管m7的栅极可以与nmos晶体管m5的栅极连接，并且晶体管m7的漏极或源极中的至少一个可以与nmos晶体管m6的漏极连接。类似地，nmos晶体管m8的栅极可以与nmos晶体管m6的栅极连接，并且晶体管m8的漏极或源极中的至少一个可以与nmos晶体管m5的漏极连接，从而使得nmos晶体管m7和m8交叉耦接。
通过在nmos晶体管m5的栅极节点上设置额外的电容元件，其另一端连接沿与晶体管m5漏极节点(也是输出节点vo+)相反方向移动的信号网络(输出节点vo-)，可以消除或者至少减小cgd对晶体管m5的限制效应。类似地，通过在nmos晶体管m6的栅极节点上设置额外的电容元件，其另一端连接到与晶体管m6漏极节点(也是输出节点vo-)互补移动的信号网络(输出节点vo+)，可以消除或者至少减小cgd对晶体管m6的限制效应。交叉耦接的电容元件扩展了有源电感器负载电路510感应行为的范围，并增加了每个有源电感的q。因此，电路510可实现的电感峰化显著增加，这使得对于给定功率而言在电路510上提供更大的信号摆幅，或者对于给定的信号摆幅而言提供更低的功率。
对于一些示例，nmos晶体管m7和m8可以是相同的类型并且具有与nmos晶体管m5和m6相同的结构和尺寸。以这种方式，可以通过pvt很好地跟踪cgd影响的消除。
用于分配周期信号的示例性操作
图6是根据本公开实施例的用于分配周期信号的示例性操作600的流程图。操作600可以例如由具有驱动电路(例如，图2b的电路210)的装置来执行，其中驱动电路耦接到端接有源电感器负载的信号网络对。一个示例装置是具有时钟分配系统的可编程ic，诸如实现图1中结构100的fpga，其具有配置、时钟和其他控制逻辑(config/clocks105)和/或竖直区域109，以在整个fpga中分配时钟信号。
操作600可以从框602开始，其中装置驱动信号网络对(例如，信号网络216和217)上的差分周期信号(例如，时钟信号)。框604处，装置可以用有源电感器负载加载差分周期信号，有源电感器负载被配置为在包括差分周期信号的至少一个频率的频带中展现电感峰化。有源电感器负载通常包括一对有源电感器，每个有源电感器均具有晶体管和电耦接至该晶体管的电阻器，以及电耦接至该对有源电感器的一对交叉耦接的电容元件。
根据一些实施例，框602处的驱动包括用差分电流模逻辑(cml)缓冲器或差分cml复用器(mux)驱动差分周期信号。
根据一些实施例，该对有源电感器包括第一和第二晶体管，并且该对交叉耦接电容元件包括第一和第二电容元件。在这种情况下，第一电容元件可以电耦接在第一晶体管的栅极和第二晶体管的漏极之间，并且第二电容元件可以电耦接在第二晶体管的栅极和第一晶体管的漏极之间。对于一些实施例，第一电容元件包括第三晶体管。在这种情况下，第三晶体管的漏极可以与第三晶体管的源极短接，第三晶体管的栅极可以电耦接到第一晶体管的栅极，并且第三晶体管的源极或漏极中的至少一个可以电耦接至第二晶体管的漏极。对于一些实施例，第二电容元件包括第四晶体管。在这种情况下，第四晶体管的漏极可以与第四晶体管的源极短接，第四晶体管的栅极可以电耦接到第二晶体管的栅极，并且第四晶体管的源极或漏极中的至少一个电耦接至第一晶体管的漏极。对于一些实施例，第一、第二、第三和第四晶体管是nmos晶体管，而在其他实施例中，第一、第二、第三和第四晶体管是pmos晶体管。对于一些实施例，第三晶体管的结电容约等于第一晶体管的栅-漏电容，并且第四晶体管的结电容约等于第二晶体管的栅-漏电容。
如本文所使用的(包括所附的权利要求)，提及一系列项目中的“至少一个”是指这些项目的任何组合，包括单个成员。作为示例，“x，y和z中的至少一个”旨在覆盖：x、y、z、x-y、x-z、y-z、x-y-z及其任何组合(例如，x-y-y和x-x-y-z)。
尽管前述内容针对本公开的实施例，但是可以在不脱离本公开的基本范围的情况下设计本公开的其它和进一步的实施例，并且本公开的范围由所附权利要求确定。