本发明涉及模数数据转换器和/或数模数据转换器的同步。更具体地，本发明涉及工作频率约为一百兆赫兹及以上的快速转换器。具体地，本发明适用于要求同步多个这样的快速转换器的系统(诸如天线阵列)或者利用i/q调制对数据进行通信的系统。
背景技术：
快速转换器通常由两个或更多个转换器芯形成，每个转换器芯以较低的工作(采样)频率工作，并且其输出信号被组合(交织)以获得期望的转换频率。因此，这些转换器的采样时钟通常由对参考时钟进行频率划分的时钟发生器在内部产生。如果每个转换器存在n个转换芯，则通过将参考时钟clk的频率除以n，从参考时钟clk获得采样频率。
在包括多个转换器的架构中，必须能够同步转换器，从而使得转换器能够同相启动。在快速转换器的情况下，涉及同相启动分频器，即，仅仅说分频器与参考时钟的有效沿同步复位是不够的，还需要知道指的是哪个有效沿，否则所获得的采样时钟可能不会全部同相，这取决于分频器是在给定的时钟有效沿还是随后的时钟有效沿启动。
这个问题的一个已知的解决方案是使用信号(通常称为同步信号)，该信号是同相分配到所有转换器的脉冲，并且该脉冲的分配设计为获取每个转换器适当的传播时间，从而使分频器初始化的时钟有效沿相对应(即，成对)，这些有效沿全部间隔若干个参考时钟周期(其为n的倍数)：0、n、2×n等。一切都由将参考时钟和同步信号分配给每个转换器的路径的设计来确定。
因此，该技术要求非常仔细地设计参考时钟和同步信号的分配，这要求精确地估算将这些信号传输至给定架构中每个转换器的导电通路的传播延迟。这涉及考虑影响传播的所有参数：导体的长度和材料、信号的输入级和输出级的特征、焊点的特征等。尽管已知如何在低频下将该任务做得相当好，但是在我们所关注的工作频率为100兆赫兹及更高的快速系统中，该任务更加困难。特别是在获取同步信号方面存在严格的附加限制，该同步信号必须发生在比时钟周期小得多的时窗内。所有的这些困难叠加，使得通过设计获得足够精确的同步不仅昂贵而且困难。在系统层面，这导致额外的系统复杂性和性能降低。
其他已知的解决方案不使用同步信号。这些解决方案的示例是在转换器中使用锁相环pll的解决方案，例如在互联网上公开的文献中所描述的：“同步多个高速多路复用dac用于传输应用(synchronizingmultiplehigh-speedmultiplexeddacsfortransmitapplications)”，xp002492319，2006年9月21日，pp1-6,url＝http://www.maxim.ic.com/an3901。然而，这些解决方案会引起其他的问题。尤其是，这些解决方案通常会引起采样时钟抖动，从而也会影响转换器的性能。这些pll解决方案也会导致温度稳定性的问题，更不必说它们增加了每个转换器的复杂性。
技术实现要素：
本发明提出了解决关于同步信号分配的技术问题。寻求一种能够更简单地实施的解决方案，包括当需要以全部要求的精度将多个转换器与高频时钟(例如，频率为100兆赫兹及更高的高频时钟)同步时的解决方案。
在给定的架构中，信号从一个点到另一个点的传播延迟通过该信号在所涉及的架构中的传播路径的物理特征来设定。不像在现有技术中那样在上游(在设计阶段)采取行动为每个转换器设置该延迟，本发明的巧妙构思是将转换器布置在至少一个串行链中，并且通过将该信号从一个转换器传输到下一个转换器以逐个到达链中的所有转换器，结合链中每个转换器的参数设定，来替换所有转换器上同步信号的同相分配，该参数设定反映了同步信号在该转换器链中的传播延迟，并且通过该参数设定，再同步的同步信号作为输出从每个转换器发送给下一个转换器。在每个转换器，参数设定也能够使得选择正确的参考时钟的有效沿(即，可以返回重置采样时钟发生器的正确信号的沿)，从而使得所有转换器的采样时钟都能够同相同步。
通过这种方式，放宽了应用电路的设计和生产的上游限制，所以降低了成本。此外，以设置同步的配置参数的步骤为代价来实现转换器的有效同步，该步骤易于实现并且需要如所示的那样仅执行一次，并且增加了每个转换器中顺序和组合逻辑元件，从而能够确定和应用参数设定。
因此，本发明涉及一种用于将数字/模拟数据转换器和/或模拟/数字数据转换器与公共参考时钟clk的有效沿同步的方法，其特点在于，所述转换器形成至少一个串行传输链，该传输链使得能够传输由转换器的控制单元发出的同步信号，使得：
-链中1阶的转换器具有连接至控制单元的同步控制输出的同步输入；
-在链中高于1的j阶的每个转换器都具有连接至链中j-1阶的转换器的同步输出的同步输入；
所述同步方法的特征在于，将链的转换器与由控制单元激活的参考时钟clk的有效沿同步的过程包括以下步骤，所述步骤由控制单元进行控制：
-在每个转换器中初始化同步配置寄存器的步骤，所述同步配置寄存器包括至少一个极性参数，该极性参数定义用于检测通过转换器的同步输入而输入的信号的参考时钟沿的极性作为参考时钟的有效沿的极性或相反极性；然后
-向控制单元的同步控制输出发送同步信号的步骤，该同步信号为宽度至少等于一个参考时钟周期的脉冲；
所述同步方法的特点也在于，链中的每个转换器都配置为执行以下步骤：
-a)在参考时钟clk沿上检测通过同步输入而输入的同步信号的步骤，所述参考时钟clk的沿具有由在转换器中配置的所述极性参数的值定义的极性，以及
-b)将下一个参考时钟的有效沿与在步骤a)中检测的信号对准以提供与参考时钟的有效沿对准的同步信号，以及将所述信号应用于转换器的同步输出的步骤。
在一个实施方案中，链中的每个转换器由处于采样频率的n个转换芯形成，该采样频率由参考时钟频率除以n的分频器提供，其中n为非零整数，并且每个转换器配置为在步骤b)之后执行以下步骤：
-c)将在步骤b)中获得的所述对准的同步信号移位整数个参考时钟周期的步骤，该整数由转换器的所述配置寄存器提供的相位参数的值定义；以及
-d)用获得的移位信号作为重置所述频率除以n的分频器的信号的步骤，
由相位参数定义的所述整数具有包括在0和n-1之间的值，包括上下限。
链中的每个转换器配置为执行步骤e)：通过将在所述检测沿上获取的第一值与所述信号的至少一个第二值以及所述信号的至少一个第三值进行比较，来验证通过同步输入接收的并且在参考时钟沿上获取的信号的有效电平的稳定性，所述参考时钟沿通过所述极性参数的值在检测步骤a)中定义，所述第二值在所述检测沿之前的设定时间处的沿上获取，所述第三值在所述检测沿之后的设定时间处的沿上获取，如果这些值不全部相同，则激活转换器的所述配置寄存器中的相应标志位。
所述方法包括设置阶段，所述设置阶段能够通过转换器的配置寄存器的标志位，从链的输入处的第一转换器到链的最后一个转换器连续地配置每个转换器的极性参数，然后能够基于参考时钟周期的整数m的确定来配置每个转换器的相位参数的值p，该参考时钟周期将从转换器的输出而输出的同步脉冲沿与从链中的上游转换器的输出而输出的同步脉冲沿间隔，并且相位参数的值p使得m+p之和为n的倍数。
本发明还涉及一种模拟/数字或者数字/模拟数据转换器，其包括用于接收同步信号的输入和相关联的同步电路，该同步电路能够根据本发明的方法使转换器与参考时钟信号的有效沿同步。
附图说明
在以下参考附图的描述中呈现了本发明的其他特征和优点，在附图中：
-图1示出了一种数据架构，在该数据架构中，转换器配置为形成用于传播根据本发明的同步信号的串行链；
-图2为转换器的简化框图，该转换器包括根据本发明在转换器链中执行同步方法的电路元件；
-图3和图4示出了依照根据本发明的同步的配置参数，在每个转换器中生成的信号的时序图；
-图5为更具体地示出了根据本发明的方法，在转换器链中的采样时钟的相位对准的时序图；
-图6和图7为利用控制单元发出的并且与参考时钟同步的同步信号，用于配置每个转换器的极性参数的根据本发明的设定过程的信号的时序图和步骤的流程图；
-图8和图9示出了利用控制单元发出的并且是异步的同步信号的设定过程的变体；以及
-图10和图11示意性地显示了形成与根据本发明的同步方法相匹配的转换器链的各种方式。
具体实施方式
本发明适用于对数据进行处理的系统，该系统包括控制单元，该控制单元控制必须同步工作的一组模拟/数字数据转换器和/或数字/模拟数据转换器。在这些架构中，通常由现场可编程门阵列(fpga)逻辑电路构成的控制单元设计为通过外设接口总线(例如，串行外设接口(spi)总线，其为非常广泛使用的同步串行数据总线)，根据主从式通信模式来控制转换器。外设接口总线使得数据能够在控制单元和转换器之间交换，尤其是待转换(数模转换器)数据或者为转换(数模转换器)结果的数据(data)。这些方面将不再更具体地描述。这些方面为本领域技术人员所熟知。
图1示出了包括k个转换器的处理架构，所述k个转换器由控制单元uc进行控制，所述转换器设置在串行链中，使得所述转换器能够根据本发明与公共参考时钟clk同步。事实上，该时钟利用现有技术电分配到控制单元和转换器，从而确保将时钟同步分配到所有的组件。
根据本发明，链的每个转换器都配置为在输入端in接收同步信号；并且通过输出端out将同步信号发送至下一个转换器。因此，根据本发明将同步信号分配给转换器的串行链可以通过以下方式形成：同步信号sync-m由转换器的控制单元uc发出；将同步信号sync-m应用于链的第一转换器，并且在再同步之后发送给下一个转换器，以此类推，直到链的最后一个转换器。在链的j阶的转换器的输入端in接收的信号标记为sync-inj；在检测到信号sync-inj并且与参考时钟的有效沿对准(如下所述)之后，j阶的转换器通过其输出端out发送的信号标记为sync-outj。最后，对于根据本发明的同步方法，同步脉冲具有至少等于clk时钟周期的持续时间(或宽度)，从而使每个转换器能够在clk时钟脉冲的上升沿和下降沿二者的至少一个上获取同步信号的有效电平。
下面，首先对根据本发明的同步转换器的过程进行描述，然后对确定该过程所使用的配置参数的过程进行描述。
将预先指定已选择的约定：进行同步的clk参考时钟的有效沿是上升沿；同步配置寄存器的参数的默认二进制值为零(0)。同步信号是为正逻辑脉冲的同步脉冲。这种信号的检测与有效电平的检测或获取相对应，其在所选择的约定下为高电平。本领域技术人员将能够对于使用不同约定的系统进行必要的调换和适应。
图2示意性地示出了同步电路和同步配置寄存器的元件，同步电路和同步配置寄存器设置在每个转换器中，从而根据本发明的方法对链的转换器执行同步。
同步电路包括顺序逻辑电路和组合逻辑电路。第一电路ls1能够对接收作为输入的同步信号sync_inj提供检测和再同步的功能。提供第二电路ls2，该第二电路ls2能够对该信号提供移位功能，从而当这些转换器由以低于clk时钟频率的工作频率进行转换的芯构成时，能够同相启动链中所有转换器的分频器。头两个电路ls1和ls2的功能根据同步配置寄存器regj中定义的参数而执行。第三电路ls3能够检测由极性参数定位的clk时钟沿是否的确是适当的沿。如果不是，则允许激活配置寄存器中设置的标志位flagj，该标志位特别用于设置阶段，以便准确地确定相关转换器的极性参数值。
电路ls1和极性参数
可以看出，极性参数sel-edgej为在每个转换器中能够设定用于可靠地获取同步信号的有效电平的clk时钟沿的合适的极性的参数。
该参数被转换器的第一顺序和组合逻辑电路ls1使用。电路ls1接收同步信号sync-inj作为输入，该同步信号sync-inj通过输入端in接收。电路ls1提供同步信号sync_outj作为输出，该同步信号sync_outj在输出端发送。设计该电路ls1，以用于上述的信号约定，以便：
-在clk时钟沿上检测接收的同步脉冲作为输入，该clk时钟沿根据极性参数sel-edgej的值可以是上升沿或者下降沿；以及
-提供同步脉冲作为输出，该同步脉冲与参考时钟同步，即，与时钟有效沿对准，在采用的约定下，该时钟有效沿为上升沿。
图2以示例的方式示出了该电路的示例性实施方案。在该示例中，电路ls1包括以主从模式控制的串联的两对触发器d。
第一对提供检测功能。第一对由逻辑门产生的h1时钟信号排序，在该示例中，xor门通过一个输入接收clk时钟信号，并且通过另一个输入接收相反的极性参数sel-edgei。当sel-edgei＝0时，h1＝/clk：这意味着检测是在clk的下降沿(图3)；当sel-edgei＝1时，h1＝clk：这意味着检测是在clk的上升沿(图4)。因此，第一对的主触发器的输出qm1取信号sync-inj的值，该信号sync-inj在时钟h1的低电平上(在低电平期间)应用为输入；并在高电平上保持前一状态；对于第一对的从属触发器的输出qe1，情况正好相反：其取信号sync-inj的值，该信号sync-inj在时钟h1的高电平上(在高电平期间)应用为输入，并在低电平上保持其前一状态。
第二对提供了能够与下一个clk时钟有效沿对准的功能。在该第二对中，主触发器由逻辑门产生的h2时钟信号排序，在该示例中，and门通过一个输入接收clk时钟信号，并且通过另一个输入接收极性参数sel-edgei。当sel-edgei＝0时，h2＝0(图3)，该触发器的输出qm2总是复制其输入(即，信号qe1)；当sel-edgei＝1(图4)时，h2＝clk。该第二对的从属触发器由参考时钟排序。其输出qe2提供同步的同步信号sync-outj以通过输出out发送。
图3中的时序图对应于该转换器的sel-edgei已被设置为0的情况，表明将要接收的(接收的)信号sync_inj的有效电平(1)在时钟clk的下降沿的时刻是稳定的：由第一对进行的检测在clk的下降沿上。由第二对进行的同步在clk的下一个上升沿上。
图4中的时序图对应于相反的情况，其中sel-edgei已被设置为1：即，将要接收的(接收的)信号sync-inj的有效电平(1)在时钟clk的上升沿的时刻是稳定的：由第一对进行的检测在clk的上升沿上；由第二对进行的同步在clk的下一个下降沿上。
应注意的是，在两种情况下，检测和对准都在一个参考时钟周期内进行。
电路ls2和相位参数
可以看出，相位参数sel-shiftj为能够同相启动转换器的分频器的参数。如果转换器每个都由单个转换芯(其采样频率为clk时钟频率)形成，则该参数在所有的转换器中都设置为其默认值(零)。如果转换器每个都由n个转换芯(n为至少等于2的整数)形成，则转换芯的采样时钟通过时钟clk的频率除以系数n提供。
在同步过程期间，转换器的分频器将不重置为相同的clk时钟的有效沿，相反，其重置将延迟，该延迟取决于同步信号从一个转换器到下一个转换器的传播。然而，相位参数确保分频器重置为时钟的有效沿(其被认为是成对的)，时钟的有效沿彼此间隔的数量为n个clk时钟周期的倍数。通过这种方式，采样时钟全部同相启动。
将相位参数应用于转换器的同步电路的第二电路ls2。第二电路ls2接收由第一电路ls1提供的信号sync-outj作为输入；第二电路ls2提供信号sync-corej作为输出，应用该信号sync-corej以重置在转换器的一个或更多个芯中使用的采样时钟发生器fej(分频器)。
实际上，电路ls2包括n-1个延迟电路，例如由clk时钟信号排序的触发器d，每个电路将接收作为输入的信号延迟一个clk时钟周期；以及多路复用器，其具有n个输入通道和一个输出通道，每个通道都由相位参数sel-shiftj控制。该多路复用器接收信号sync-corej和n-1个延迟电路的每一个的输出作为输入，并且选择对应于参数sel-shiftj设定的移位的输入通道。
图5中的时序图示出了电路ls2和相位参数的影响。图5示出了链的三个连续转换器的输入同步信号、输出同步信号和芯同步信号(sync-inj、sync-outj、sync-corej)，其包括以clk时钟频率的一半频率上工作的n＝2个芯。在该时序图中，从最上游转换器cnj输出的输出同步信号sync-outj被当做参考。对于两个转换器cnj和cnj+1，所述两个转换器cnj和cnj+1的输出信号sync-outj和sync-outj+1的有效沿间隔2个clk时钟周期：可以不位移地应用这两个信号(sel-shiftj和sel-shiftj+1＝0)：它们的采样时钟fej将同相启动。对于两个转换器cnj和cnj+2，所述两个转换器cnj和cnj+2的输出信号sync-outj和sync-outj+2的有效沿间隔5个clk时钟周期，其不是2的倍数。在该示例中，1个clk时钟周期的移位然后被添加至信号sync-outj+2，以获得为2的倍数的数目(通过将转换器cnj+2的相位参数sel-shiftj+2设定为值1)。因此，如图5所示，这三个转换器的时钟fej、fej+1和fej+2将全部同相启动。因此，确定出每个转换器相对于链中的上游转换器的相位参数的值。
电路ls3和标志位
转换器的配置寄存器的标志位flagj能够向控制单元发信号通知输入同步信号sync-inj的获取不可靠，即，用于检测该信号(电路ls1)的有效电平的、由极性参数定义的clk时钟沿落入了该信号不稳定的区域，因此，必须要修改该信号。图6示出了这种情况：信号sync-in1的有效脉冲沿伴随着由用于检测的参数sel-edge1设定的clk时钟沿，其在这里是下降沿。这是信号的不稳定区域zi，因此检测不可靠。转换器的同步电路的第三电路ls3能够检测到这种情况，标志位flagj能够在适当的情况下被激活。
实际上，该电路ls3包括三个检测级，每个检测级都接收输入同步信号sync-inj，三个级利用参考时钟clk排序。第一级配置为在由极性参数sel-edgej的默认值确定的clk时钟沿上检测信号sync-inj的有效电平。其他两个级分别在该时钟沿的略微之前的沿(-δ)和该时钟沿的略微之后的沿(+δ)上检测。在我们所关注的高频下，该略微的正或负延迟通常约10皮秒(10-12s)。如果所述三个级提供对应于该信号的有效电平的相同的逻辑值作为输出，则意味着该电平在检测沿时已完全建立。如果至少一个级提供不同的逻辑值，则意味着信号sync-inj处于升高到较高值(或下降到较低值)的过程中：因此，检测沿处于不稳定区域zi。然后，电路ls3激活配置寄存器中的标志位flagj，在该示例中，通过将标志位flagj定位为值1。实际上，各种检测级被设计为基本上都类似于电路ls1的检测级，而且还包括用于在参考时钟沿之前和之后产生检测沿的延迟电路。该标志位特别用于设置阶段，以修改转换器的极性参数的值。另一种用途描述如下，在同步转换器链的过程中。
对转换器链进行同步的过程
在设置阶段(将在下面进行描述)，控制单元uc将对于每个转换器确定的极性参数和相位参数存储在存储器中，例如存储在非易失性存储器中。
每次接通控制单元时，控制单元都对每个转换器的配置寄存器进行编程。然后，控制单元触发对转换器进行同步的过程。
在一个实施方案中，该过程由控制单元发出的与时钟clk同步的同步信号sync-m的发射来触发，即，该脉冲在clk时钟的有效沿上发出。
借助于对于每个转换器配置的极性参数和相位参数，该同步信号将从根据本发明形成的每个转换器链的第一转换器传播到最后一个转换器，当在通过每个转换器的通道上生成对一个或更多个转换芯进行同步的信号时，该信号被正确定位从而使在该过程结束时，所有的采样时钟将能够同相，例如，如图5中的时序图所示。
在一个变体中，可以规定同步过程将由控制单元发出的同步信号sync-m(其为异步的)的发射来触发。在这种情况下，在链输入处由第一转换器cn1检测同步脉冲会存在不确定性。通过规定控制单元验证该转换器cn1的标志位的状态来消除该不确定性：如果标志位未被激活，则意味着有效脉冲电平在由极性参数定位检测沿时已完全并且稳定地建立。如果标志位被激活，则控制单元发出新的异步的同步脉冲。假设第一转换器已经正确地检测到输入同步脉冲，并且因为第一转换器通过结构同步发送同步信号sync-out1作为输出，所以同步过程可以在后面的转换器中继续，如上面针对同步信号sync-m所描述的。
有利地，链的最后一个转换器的同步输出端环回至控制单元：因此，控制单元接收对每个链的转换器进行同步的阶段结束的指示。
设置配置参数的过程
对于根据本发明形成的每个转换器链，都需要设置阶段以在每个转换器中配置同步过程的极性参数和相位参数。在系统启动后，转换器被初始化：尤其是，将转换器的配置寄存器初始化为默认值，该默认值通常为零。因此，在所有的转换器中：sel-edgej＝0且sel-shiftj＝0。在采用的约定下，这意味着，在所有转换器的电路ls1中，用于检测的clk时钟沿为下降沿；并且所有转换器的电路ls2选择不移位同步输入通道。
控制单元配置为激活设置程序p1，以逐步确定转换器的极性参数，如图6中的时序图和图7中的步骤的流程图所示。
该阶段随着与clk时钟的有效沿同步的同步信号sync-m(脉冲)的发射而开始。然后，控制单元监测转换器以检测标志位是否被激活。
在转换器层面，该程序(séquence)如下：
由控制单元发出的同步脉冲经由链的输入在设定的延迟(不需要知晓)之后到达第一转换器cn1，该延迟仅取决于信号从控制单元的输出out-sync到该转换器的输入in的传导路径的特征(图1)。转换器检测(电路ls1)接收作为输入的信号sync-in1，并且验证(电路ls3)该检测是否发生在该信号的不稳定区域zi中(步骤st-a)。如果情况并非如此，则信号传播至下一个转换器cn2。
然而，如图6所示，如果控制单元的输出out-sync与该转换器的输入in之间的传播延迟使得大约在或在该检测沿时达到信号sync-in1的高电平，在这个示例中，检测沿为下降沿，其为具有由极性参数sel-edge1的默认值定义的极性的clk时钟沿，则转换器(通过其电路ls3)激活其标志位flag1(步骤st-b)。
然后，控制单元将检测转换器cn1的配置寄存器的标志位flag1的激活，并且：
-将标志位flag1重置为零(步骤a)；
-将极性参数sel-edge1定位为1(步骤b)；
-发起新的同步程序p1(步骤c)。
然后，将新的同步的同步信号sync-m发送至链的第一转换器，如图6中的①所示。这一次，第一转换器的极性参数被适当定位：同步脉冲被可靠地检测，转换器发送与clk时钟的有效沿再同步的脉冲sync-out1作为输出，如图6中的②所示。
如上所述，同步脉冲在设定的延迟之后到达第二转换器cn2的输入，该延迟仅取决于信号从前一转换器的输出到该转换器的输入的传导路径的特征。
依次，转换器cn2检测(电路ls1)作为输入接收的信号sync-in2，并且验证(电路ls3)该检测是否发生在该信号的不稳定区域zi中(步骤st-a)。如果情况并非如此，则信号传播至下一个转换器cn3。
在该示例中，如图6中③所示，转换器检测由(电路ls3)参数sel-edge2定义的极性的不稳定区域zi，并且激活其标志位flag2(步骤st-b)。
如上所述，控制单元进行检测；将该标志位flag2置为零(步骤a)；将转换器cn2的极性参数sel-edge2的值定位为1(步骤b)；以及激活新的同步程序p1(步骤c)。
发出新的同步的同步信号sync-m，如图6中④所示。
这一次，同步信号将被正确检测并且由两个已参数设定的第一转换器发送。因此，同步脉冲从其发射直到第三转换器的输入的传播延迟被很好地确定并且设置。然后，能够确定该第三转换器适用的极性参数，如上所述。通过这种方式，因此而确定链中每个连续的转换器适用的极性参数，直到最后一个转换器为止。
应注意的是，如上所述，该设置过程与控制单元利用同步信号sync-m(其为同步或异步的)初始化的同步过程相兼容。
图8和图9示出了设置程序的一个变体，在该变体中，控制单元发出异步的同步信号sync-m。在这种情况下，如果第一转换器cn1的标志位被激活，则控制单元不修改第一转换器cn1的极性参数；控制单元重置标志位并且发出新的异步的同步信号sync-m，并且控制单元重复这些直到第一转换器正确检测第一转换器cn1接收作为输入的信号。对于链的其他转换器，该程序不变。应注意的是，该设置过程仅与控制单元利用同步信号sync-m(其也是异步的)初始化的同步过程相兼容。
一旦已配置了所有的极性参数，就可以配置链的转换器的相位参数sel-shiftj。特别是，链中同步信号的所有传播延迟已确定：该检测是可靠的，并且通过转换器的输出out输出的同步信号全部与clk时钟的有效沿同步。因此可以确定clk时钟周期的数量，该clk时钟周期将从每个转换器输出的同步脉冲沿与从另一个转换器输出的同步脉冲沿间隔，对于整个链都这样做。其原理是，如图5所示，测量从两个转换器输出的同步脉冲沿之间的间隔，并且，当该间隔等于clk时钟周期的整数m(其不是n的倍数)时，将最下游的转换器的相位参数的值设定为值p，从而使m+p为n的倍数。因此，p可以设定为0、1、…n-1。
这可以通过各种方式来实现，例如通过利用示波器来观察输出信号或同步信号；或者可以通过精确计算一个转换器的输出out和下一个转换器的输入in之间的传播延迟来实现，该计算考虑到导体的材料和长度、焊点的特征、输入级和输出级的特征等；或者甚至利用转换器生成的测试程序来实现。关于极性参数，不通过由控制单元控制的自动过程来执行该确定。然而，一旦已执行了该确定，就将针对每个转换器确定的相位参数的值存储在控制单元的存储器中。这些值用于在每次系统启动时配置转换器。
因此，每个转换器的配置寄存器实际上都包括预留用于标志位的1比特、预留用于极性参数的1比特、以及预留用于相位参数的r比特(其中n＝2r)。
已经描述的本发明容易适应可以在用于处理各种应用领域中的数据的架构中找到的转换器的所有形式的布置：串联布置、并联布置，多叉树布置等，或者这些布置的组合。图10和图11给出了这种树(图10)或混合(图11)配置的示例。如上所述的同步方法和相关的设置方法通过相同的方式应用于在这些系统中形成的每个链(一个或更多个转换器的链)。
本发明不限于使用spi总线作为控制单元和转换器之间的主从接口总线的架构。