一种5并行快速有限冲击响应滤波器的实现的制作方法

本发明涉及集成电路及通信技术领域，特别涉及一种5并行快速fir滤波器的实现结构。

背景技术：

一个n抽头的有限脉冲响应(fir)滤波器可以表示为：

其中x(n)是一个无限长输入序列，h(n)包含长度为n的fir滤波器的系数。式(1.1)在z域中可以写成：

一个基本的直接型5阶fir滤波器结构如图1所示，其由数据移位寄存器、系数乘法器和操作数加法器三部分组成。对于一个5阶fir滤波器，直接型结构需要5个移位寄存器、5个乘法器和4个加法器。

上述直接型结构在每个时钟周期内只能输出一个计算结果，在需要高速数据通信和高吞吐率的场合，直接型结构显然不能满足需求，因此并行化处理成为一种重要的解决方案。然而一般而言，消耗的硬件资源随着并行度线性增加，在很多设计情况下，由并行处理带来的硬件开销是无法容忍的而且会造成资源的浪费。

技术实现要素：

本发明针对抽头系数为5的fir滤波器，提出了一种5并行输出方案，同时能够减小计算复杂度，很好地提高吞吐率并降低了功耗。

本发明的理论分析如下：

输入序列{x(0)，x(1)，x(2)，…}可以被分解成偶数和奇数部分，如(1.3)式所示：

其中x0和x1分别为x(2k)的x(2k+1)的z变换。同样，n长度的滤波器系数h(z)可以被分解为：

h(z)＝h0+z^-1h1(1.4)

那么输出序列y(z)也同样被表示成偶数和奇数部分：

其中

式(1.6)是2并行fir算法，通过改写上式的形式可以变成2并行快速fir算法(ffa)[11]：

这个2并行快速滤波器包括5个子滤波器，其中的x0h0和x1h1是公共项，在计算y0和y1时可以共用。

5并行快速fir算法的推导与2并行快速fir算法类似，先把输入序列和抽头系数分解为5部分，然后输出也用5个子输出序列表示：

接着把(1.11)式改写成2并行fir滤波器的形式：

y＝(x0+z^-1v)(h0+z^-1w)(1.9)

其中v和w分别等于：

再把v和w以及中间项vw写成2并行fir滤波器的形式，递归地调用2并行快速fir算法来迭代计算，最后就可以得到5并行快速fir算法。

为了表达上的方便，我们给出5并行快速ffa的矩阵形式：

y5＝q5h5p5x5

其中p5和q5分别为预处理和后处理矩阵，h5为对角化的子滤波器矩阵。

并行快速fir算法本质上是将一个大尺寸的滤波器分解成数个小尺寸的子滤波器，每个子滤波器分别做短卷积操作，再把每个子滤波器得到的短卷积结果通过一定的组合相加，同时计算出多个输出。因为本发明中的滤波器抽头系数5，如果要把这个滤波器分解的话，只能将其分解成5个子滤波器，而且每个子滤波器的短卷积则相应地退化成乘法操作。

本发明算法的具体电路结构如图2所示。本发明的各个模块如图3所示，包括输入采样模块，用于采样数据并同时向前置加法模块送出5个输入数据；前置加法模块，用于将采样后的5并行输入数据按一定的规则进行分组并累加；系数乘法模块，用于将预先处理的滤波器抽头系数和前置加法模块的输出数据相乘；后置加法模块，用于将系数乘法模块的输出数据变换成传统5抽头fir滤波器的输出结果；输出模块，用于并行输出5个输出数据。

所述前置加法模块还包括10个前置加法器，用于将分组的采样数据相加。

所述系数乘法模块还包括15个系数乘法器，用于将分组累加后的采样数据和预先分组处理过的抽头系数一一对应相乘。

所述后置加法模块还包括21个后置加法器，用于将系数乘法模块的结果变换成最终的输出结果；以及4个数据寄存器，用于寄存数据计算的中间结果，供下一轮计算使用。

附图说明

图1为直接型5阶fir滤波器结构图；

图2为5并行快速fir滤波器的具体电路图；

图3为5并行快速fir滤波器各个模块示意图。

具体实施方式

如图2所示，输入采样模块将输入数据进行采样，然后依次把连续的5个输入数据x0，x1，x2，x3，x4并行送入前置累加模块；在前置累加模块中，输入采样数据x0，x1，x2，x3，x4被分成15组，每组分别为x0，x1，x2，x3，x4，x0+x1，x1+x2，x2+x3，x3+x4，x0+x1+x2，x1+x2+x3，x2+x3+x4，x0+x1+x2+x3，x1+x2+x3+x4，x0+x1+x2+x3+x4；在系数乘法模块中，上述每一组结果分别与预先算好的h0，h1，…，h0+h1+h2+h3+h4相乘，并将结果送入后置加法器模块；在后置加法模块中，数据寄存器中寄存的上一轮计算的中间结果参与到本轮计算中，并将本轮计算的中间结果进行寄存，以便用于下一轮的计算。在输出模块中，输出模块一次并行输出5个输出结果。运用传统的直接型5阶fir滤波器计算5个输出结果需要25次乘法、20次加法，运用本发明的5并行快速fir滤波器计算5个输出结果需要15次加法、31次加法。由于在硬件实现中，乘法器消耗的面积和功耗远远大于加法器，因此相比于传统的直接型fir滤波器，本发明介绍的5并行快速fir滤波器可以节省40％的硬件资源。