量化器的制作方法

【技术领域】

本发明涉及一种量化器(quantizer)设计，更具体地，涉及一种具有嵌入式噪声成形截断、嵌入式噪声成形分割和/或嵌入式超环路延迟补偿的模拟数字转换器(analog-to-digitalconverter，adc)。

背景技术：

模拟技术多年来一直主导信号处理，但数字技术正渐渐渗入这一领域。需要模拟数字转换器(adc)将模拟信号转换为数字信号，从而允许在数字域中处理信号。模拟数字转换器可用于各种应用。例如，连续时间δ-σ调制器(continuous-timedelta-sigmamodulator，ctdsm)具有使用模拟数字转换器实现的量化器。通常，ctdsm的核心部分负责数字化模拟输入信号并降低较低频率的噪声。在这个阶段，该架构实现了称为噪声成形或噪声整形(noiseshaping)的功能，其将低频噪声(例如，量化噪声)推到带内(in-band)(即感兴趣的频带)之外的更高的频带。

为了改善噪声性能，降低功耗和/或降低硬件复杂度，已经提出了若干技术来向ctdsm增加额外的数字电路，以将额外的数字处理应用于adc输出(即，量化器输出)。然而，额外的数字电路不可避免地引入更长的延迟，从而导致超环路延迟(excessloopdelay，eld)时间余量(timingmargin)的减小。因此，这些技术不适用于具有严格eld时间余量要求的高速ctdsm。

技术实现要素：

有鉴于此，本发明提供一种量化器，其包含具有嵌入式噪声成形截断、嵌入式噪声成形分割和/或嵌入式超环路延迟补偿中的至少一者的模拟数字转换器，以解决上述问题。

依据本发明第一方面，提供一种量化器，包括多位模拟数字转换器和第一数字模拟转换器反馈电路。多位模拟数字转换器具有与所述多位模拟数字转换器的每个采样模拟输入的比较相关的内部数字模拟转换器，其中所述多位模拟数字转换器将当前采样模拟输入转换为第一数字输出，并且从所述第一数字输出导出第一噪声成形截断输出。第一数字模拟转换器反馈电路被配置为将与所述第一噪声成形截断输出相关的第一截断残余传送至所述内部数字模拟转换器，其中传递后第一截断残余通过所述内部数字模拟转换器反映在所述多位模拟数字转换器的后期采样模拟输入的比较中。

依据本发明第二方面，提供一种一种量化器，包括多位模拟数字转换器、数字模拟转换器反馈电路和第一加法器。多位模拟数字转换器具有与所述多位模拟数字转换器的每个采样模拟输入的比较相关的内部数字模拟转换器，其中所述多位模拟数字转换器将当前采样模拟输入转换为第一数字输出，以及将前期采样模拟输入转换为第二数字输出，从所述第一数字输出导出第一噪声成形截断输出，以及从所述第二数字输出导出第二噪声成形截断输出。数字模拟转换器反馈电路被配置为将与所述第一噪声成形截断输出相关的第一截断残余传送到所述内部数字模拟转换器，并且还将与所述第二噪声成形截断输出相关的第二截断残余传送到所述内部数字模拟转换器，其中传递后第二截断残余通过所述内部数字模拟转换器反映在所述多位模拟数字转换器的所述当前采样模拟输入的比较中，以及传递后第一截断残余通过所述内部数字模拟转换器反映在所述多位模拟数字转换器的后期采样模拟输入的比较中。第一加法器被配置为从所述第一截断残余中减去所述第二截断残余以产生第三噪声成形截断输出，其中所述第一噪声成形截断输出和所述第三噪声成形截断输出截断输出是所述当前采样模拟输入的噪声分割输出。

上述量化器可降低电路复杂度且具有更低的延迟。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

【附图说明】

图1是根据本发明实施例的连续时间δ-σ调制器(ctdsm)的示意图。

图2是根据本发明实施例的使用具有嵌入式噪声成形截断的多位adc的量化器的示意图。

图3是根据本发明实施例的图2所示量化器的z域模型的示意图。

图4是根据本发明实施例的在模拟域中执行误差反馈求和的saradc的示意图。

图5-9是图4中的saradc操作在不同的阶段以在模拟域中实现误差反馈求和的示意图。

图10是根据本发明实施例的在模拟域中执行误差反馈求和的闪速adc的示意图。

图11是根据本发明实施例的使用具有嵌入式噪声成形分割的多位adc的量化器的示意图。

图12是根据本发明实施例的图11所示量化器的z域模型的示意图。

图13是根据本发明实施例的使用具有嵌入式噪声成形分割的多位adc的另一量化器的示意图。

图14是根据本发明实施例的使用具有嵌入式eld补偿的多位adc的量化器的示意图。

图15是根据本发明实施例的图14所示量化器的z域模型的示意图。

图16是saradc的内部dac的示意图，该saradc被配置为支持嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和嵌入式eld补偿技术。

图17是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形分割和/或嵌入式eld补偿。

图18是根据本发明实施例的具有多位adc的另一量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形分割和嵌入式eld补偿。

图19是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断、嵌入式噪声成形分割和嵌入式eld补偿。

图20是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断和嵌入式噪声成形分割。

图21是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断和嵌入eld补偿。

图22是根据本发明实施例的具有多位adc的另一量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断和嵌入eld补偿。

图23是根据本发明实施例的具有量化器的连续时间δ-σ调制器的z域模型的示意图，其中该量化器具有嵌入式噪声成形截断、嵌入式噪声成形分割和嵌入式eld补偿。

图24是根据本发明实施例的基于图23所示的z域模型实现的连续时间δ-σ调制器的方框图。

图25是根据本发明实施例的具有量化器的连续时间δ-σ调制器的z域模型的示意图，其中该量化器具有嵌入式噪声成形分割和嵌入式eld补偿。

图26是根据本发明实施例基于图25所示的z域模型实现的连续时间δ-σ调制器的方框图。

在下面的详细描述中，为了解释的目的，阐述了许多具体细节，以便提供对本申请实施例的透彻理解。然而，显而易见的是，可以在没有这些具体细节的情况下实现一个或多个实施例。在其他情况下，为了简化附图，示意性地示出了众所周知的结构和装置。

【具体实施方式】

在说明书及权利要求书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”和“包括”为开放式的用语，故应解释成“包含但不限定于……”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接到第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

图1是根据本发明实施例的连续时间δ-σ调制器(ctdsm)的示意图。ctdsm100包括组合电路112(其可以使用运算放大器来实现以执行模拟信号减法)、环路滤波器114(其可以包括一个或多个积分器)、量化器116(其可以使用模拟数字转换器(adc)来实现)、动态元件匹配(dynamicelementmatching，dem)电路118(其可以采用数据加权平均(dataweightedaveraging，dwa)算法))以及反馈数字模拟转换器(dac)120，其中dem电路118和反馈dac120位于量化器116的输出节点和组合电路112的一个输入节点之间的反馈路径117上。ctdsm100被配置为接收模拟输入vin并将模拟域中的模拟输入vin转换成数字域中的调制器输出dout。在使用多位(multi-bit)adc来实现量化器116的情况下，需要反馈dac120是具有多个dac单元(未示出)的多位(multi-bit)dac。dem电路118可以对反馈dac120中的dac单元的失配应用噪声成形，从而提高反馈dac120的线性度。本领域技术人员应该容易地理解图1所示的ctdsm100的操作原理，为了简洁起见，省略其说明。

为了缓解反馈dac的分辨率以及降低dem电路118的复杂度而不会对ctdsm环路引入显着的延迟，公开了一种使用具有嵌入式噪声成形(或称为噪声整形)截断(embeddednoise-shapedtruncation)的多位adc的量化器。为了缓解反馈dac120中的dac单元的匹配要求而不对ctdsm环路引入显着的延迟，公开了一种使用具有嵌入式噪声成形(或称为噪声整形)分割(embeddednoise-shapedsegmentation)的多位adc的量化器。为了以较低的硬件成本实现超环路延迟(excessloopdelay，eld)补偿，并且不受传统eld补偿方案遇到的采样瞬间干扰问题的影响，公开了一种使用具有嵌入式eld补偿的多位adc的量化器。或者，多位adc可以采用嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和嵌入式eld补偿技术中的两种或全部。例如，量化器116可以使用具有嵌入式噪声成形截断的多位adc、具有嵌入式噪声成形分割的多位adc、具有嵌入式噪声成形截断和嵌入式噪声成形分割的多位adc、具有嵌入式噪声成形截断、嵌入式噪声成形分割和嵌入式eld补偿的多位adc、具有嵌入式噪声成形截断和嵌入式eld补偿的多位adc、或具有嵌入式噪声成形分割和嵌入式eld补偿的多位adc来实现。所述量化器的进一步细节描述如下。

图2是根据本发明实施例的使用具有嵌入式噪声成形截断的多位adc的量化器的示意图。量化器200包括采样和保持电路(sampleandholdcircuit)201、组合电路202(其在模拟域中执行信号减法)、多位adc204、截断器(truncator)206、加法器208(其在数字域中执行数据减法)和dac反馈电路210(其具有指定的传递函数h(z))。采样和保持电路201被配置为根据采样时钟对模拟输入v进行采样，并且保持将由后续多位adc204处理的每个采样模拟输入。例如，采样和保持电路201一个接一个地产生前期采样(earlier-sampled)模拟输入、当前采样(currently-sampled)模拟输入和后期(later-sampled)采样模拟输入。当采样和保持电路201获得前期采样模拟输入时，在由采样和保持电路201获得当前采样模拟输入之前，前期采样模拟输入是由量化器200的后续电路进行处理。类似地，当采样和保持电路201获得当前采样模拟输入时，在采样和保持电路201获得后期采样模拟输入之前，当前采样模拟输入是由量化器200的后续电路进行处理。

多位adc204被配置为将每个采样模拟输入转换成数字输出s1(b1位)。嵌入式噪声成形截断通过δ-σ调制方案实现，其中通过截断器206从数字输出s1导出噪声成形截断输出s2(t1位，其中t1<b1)，以及相关的截断残余(truncationresidue)s3((b1-t1)位)由加法器208获得，然后经由dac反馈电路210反馈到组合电路202，使得与当前采样模拟输入(或前期采样模拟输入)的噪声成形截断输出s2相关的传递后截断残余(transferredtruncationresidue)h(z)·s3反映在后期采样模拟输入(或当前采样模拟输入)的模拟数字转换中。当使用图2所示的量化器200来实现图1所示的量化器116时，噪声成形截断输出s2也可以用作将通过dem电路118和反馈dac120反馈的调制器输出dout。

在一个示例性实施例中，截断器206和加法器208可以使用信号迹线(signaltrace)简单地实现，以及dac反馈电路210和组合电路202可以使用没有额外硬件成本的多位adc204的内部电路(例如，内部锁存电路和内部dac)来实现，其中内部电路与多位adc的每个采样模拟输入的比较相关。例如，数字输出s1具有t1位的最高有效位(mostsignificantbit，msb)部分和(b1-t1)位的最低有效位(leastsignificantbit，lsb)部分，其中msb部分由一组t1信号迹线(其作为截断器206)传送以直接用作噪声成形截断输出s2，以及lsb部分由一组(b1-t1)信号迹线传送以直接用作相关的截断残余s3。在一个示例性设计中，b1-t1的值可以是1。因此，数字输出s1的lsb被直接用作截断残余s3。

在由1阶δ-σ调制实现嵌入式噪声成形截断的情况中，传递函数h(z)可以是z^-1，当采样和保持电路201获得后期采样模拟输入时，数字输出s1的(b1-t1)位lsb部分由多位adc204的内部锁存电路(其作为dac反馈电路210)保持，并且传递后截断残余z^-1·s3(其与当前采样模拟输入的噪声成形截断输出s2相关并从多位adc204的内部锁存电路提供给内部dac)经由内部dac(其作为组合电路202)反映在多位adc204的后期采样模拟输入的比较中。通过使用多位adc204的内部dac，由于在多位adc204的模拟域中执行误差反馈求和，因此不需要使用附加组合器来执行误差反馈求和。以这种方式，可以避免由附加组合器产生的延迟和功耗。

图3是根据本发明实施例的图2所示量化器200的z域模型的示意图。由多位adc204引入的量化噪声可表示为eq(z)，由截断器206引入的截断噪声可表示为et(z)。假设截断误差反馈fbtrun(其由dac反馈电路210提供)的传递函数h(z)为z^-1，则可用-et(z)·z^-1表示添加到模拟输入v的截断噪声。因此，数字输出s1可以表示为v+(-z^-1)et(z)+eq(z)，以及噪声成形截断输出s2(例如，调制器输出dout)可以表示为v+(1-z^-1)et(z)+eq(z)。在本实施例中，噪声传递函数(noisetransferfunction，ntf)为1-h(z)，即1-z^-1。以这种方式，截断噪声et(z)是噪声成形至带外的(out-band)。图3所示的z域模型证明了图2所示的量化器设计可以通过在模拟域中执行误差反馈求和来实现期望的噪声成形截断功能。

为了实现嵌入式噪声成形截断，可以使用具有内部dac的任何adc来实现多位adc204。在一个示例性设计中，多位adc204可以由逐次逼近寄存器(successiveapproximationregister，sar)adc来实现。图4是根据本发明实施例的在模拟域中执行误差反馈求和的saradc的示意图。saradc400包括内部dac402、比较器404和sar逻辑406。如图4所示，saradc400的内部dac402是具有多个二进制加权电容器的电容器dac。然而，这仅仅是为了说明的目的，并不意味着对本发明的限制。或者，可以使用具有多个非二进制加权电容器的电容器dac来实现saradc400的内部dac402。在该实施例中，saradc400是6位saradc，其具有6个二进制加权顶部(top)电容器32c、16c、8c、4c、2c和c，每个具有耦接于比较器404的正输入节点的顶板(topplate)，以及具有6个二进制加权底部(bottom)电容器32c、16c、8c、4c、2c和c，每个具有耦接于比较器404的负输入节点的顶板。电容器32c是最高有效位(msb)电容器，以及电容器c是最低有效位(lsb)电容器。最初，通过将msb电容器32c的底板(bottomplate)连接到接地电压gnd并将剩余电容器16c、8c、4c、2c、c的底板连接到参考电压vref来复位内部dac402，如图4所示。在内部dac402被初始化/复位之后，在采样时间t1产生的采样模拟输入v(t1)被提供给顶部电容器和底部电容器32c、16c、8c、4c、2c、c的顶板，如图5所示。

接下来，sar逻辑406和比较器404开始逐个确定从msb到lsb的6位数字输出的处理过程。例如，比较器404对输入电压vi+和vi-执行第一比较，以产生比较结果给sar逻辑406。sac逻辑406参考第一比较的比较结果来确定6位数字输出的msb，也参考第一比较的比较结果来控制电容器32c的切换。例如，当输入电压vi+高于输入电压vi-时，底部电容器32c的底板从接地电压gnd切换到参考电压vref；以及当输入电压vi-高于输入电压vi+时，顶部电容器32c的底板从接地电压gnd切换到参考电压vref。在第一比较和相关的电容器切换完成之后，比较器404对输入电压vi+和vi-执行第二比较，以产生比较结果给sar逻辑406。sar逻辑406参考第二比较的比较结果以确定6位数字输出的下一位，并且还参考第二比较的比较结果来控制电容器16c的切换。例如，当输入电压vi+高于输入电压vi-时，顶部电容器16c的底板从参考电压vref切换到接地电压gnd；以及当输入电压vi-高于输入电压vi+时，底部电容器16c的底板从参考电压vref切换到接地电压gnd。在第二比较和相关的电容器切换完成之后，比较器404对输入电压vi+和vi-依次执行第三比较、第四比较、第五比较和第六比较，并且依次产生对应的比较结果给sar逻辑406。sar逻辑406参考第三比较、第四比较、第五比较和第六比较的比较结果来确定6位数字输出的剩余位，并且还参考第三比较、第四比较、第五比较以及第六比较的比较结果来控制电容器8c、4c、2c和c的切换。电容器8c、4c、2c和c中的每一个的切换规则与电容器16c的切换规则相同。

图6示出了在采样模拟输入v(t1)的模拟数字转换完成之后内部dac402的状态。在本范例中，第一比较的结果使底部电容器32c的底板从接地电压gnd切换到参考电压vref，第二比较的结果使底部电容器16c的底板从参考电压vref切换到接地电压gnd，第三比较的结果使顶部电容器8c的底板从参考电压vref切换到接地电压gnd，第四比较的结果使底部电容器4c的底板从参考电压vref切换到接地电压gnd，第五比较的结果使顶部电容器2c的底板从参考电压vref切换到接地电压gnd，以及第六比较的结果使顶部电容器c的底板从参考电压vref切换到接地电压gnd。每次比较确定当前采样模拟输入v(t1)的6位数字输出中的一位。因此，在第六比较完成之后，当前采样模拟输入v(t1)的6位数字输出被存储在sar逻辑406的内部锁存电路中。

在当前采样模拟输入v(t1)的6位数字输出由sar逻辑406确定之后，内部dac402被复位以用于在采样时间t2产生的后期采样模拟输入v(t2)的模拟数字转换。假设截断残余为3位(例如，b1-t1＝3)，并且截断残余反馈的传递函数为z^-1。当内部dac402被复位时，只有前三位被sar逻辑406复位，剩余的三位由sar逻辑406保持(例如锁存)。也就是说，当前采样模拟输入v(t1)的6位数字输出可以由3位msb部分和3位lsb部分组成，其中3位msb部分在产生后期采样模拟输入v(t2)之前被复位，并且当产生后期采样模拟输入v(t2)时，3位lsb部分被保持/锁存。如图7所示，顶部电容器32c、16c、8c的底板的连接与底部电容器32c、16c、8c的底板的连接被复位到初始状态。

接下来，在采样时间t2(t2迟于t1)产生的采样模拟输入v(t2)被提供给顶部电容器和底部电容器32c、16c、8c、4c、2c、c的顶板，如图8所示。在采样模拟输入v(t2)被顶部电容器和底部电容器32c、16c、8c、4c、2c、c采样之后，上述保持/锁存在sar逻辑406中的3位lsb部分被复位，使得顶部电容器4c、2c、c的底板的连接和底部电容器4c、2c、1c的底板的连接被复位到初始状态，如图9所示。以这种方式，与当前采样模拟输入v(t1)相关的截断残余vres(t1)经由saradc400的内部dac402在模拟域中添加到后期采样模拟输入v(t2)。接下来，组合结果v(t2)+vres(t1)被saradc400转换成6位数字输出。

在另一示例性设计中，多位adc204可以由闪速(flash)adc来实现。图10是根据本发明实施例的在模拟域中执行误差反馈求和的闪速adc的示意图。闪速adc1000包括内部dac1002、多个比较器1004和编码器1006。内部dac1002被配置为分别提供比较器1004所使用的用于电压电平比较的不同参考电压。例如，可以使用电阻器dac(rdac)、电容器dac(cdac)、电阻器-电容器dac(r-cdac)或偏移dac来实现内部dac1002。比较器1004被配置为将相同的采样模拟输入v与不同的参考电压进行比较，以向编码器1006产生温度计码(thermometercode)，以及编码器1006被配置为将温度计码转换成二进制码，其作为采样模拟输入v的数字输出。数字输出可以由编码器1006的内部锁存电路存储。假设闪速dac1000的编码器1006被配置为产生6位数字输出，截断残余具有3位(例如，b1-t1＝3)，以及截断残余反馈的传递函数为z^-1。在由编码器1006确定当前采样模拟输入的6位数字输出之后，6位数字输出的3位lsb部分被保持/锁存，然后被反馈回至内部dac1002，以移位由后期采样模拟输入的模拟数字转换所使用的参考电压。应当注意，在不调整馈送到比较器1004中的采样模拟输入的电压电平的情况下，调整比较器1004所使用的参考电压等效于调整馈送到比较器1004的采样模拟输入的电压电平，而不调整比较器1004所使用的参考电压。因此，与当前采样模拟输入相关的截断残余经由闪速adc1000的内部dac1002在模拟域中被添加后期采样模拟输入。

当图2所示的多位adc204使用图4所示的saradc400或图10所示的闪速adc1000来实现时，可以在模拟域中执行截断误差反馈求和，从而实现嵌入式噪声成形截断。以这种方式，与传统的噪声成形截断设计相比，具有嵌入式噪声成形截断的saradc/闪速adc可以具有更低的硬件复杂度。

此外，当图2所示的多位adc204使用图4所示的saradc400来实现时，数字输出的msb部分可以被直接用作噪声成形截断输出，并且数字输出的lsb部分可以被直接用作与噪声成形截断输出相关的截断残余。因此，ctdsm100的dem电路118和反馈dac120可以在噪声成形截断输出(例如，数字输出的msb部分)可用时开始处理噪声成形截断输出(例如，数字输出的msb部分)。换句话说，由于saradc400依次确定msb部分和lsb部分的位，所以ctdsm100的dem电路118和反馈dac120可以在saradc400确定截断残余(例如，数字输出的lsb部分)时处理噪声成形截断输出(例如，数字输出的msb部分)。如此一来，与传统的噪声成形截断设计相比，具有嵌入式噪声成形截断的saradc具有更低的延迟。

图11是根据本发明实施例的使用具有嵌入式噪声成形分割的多位adc的量化器的示意图。图11所示的量化器1100可以基于图2所示的量化器200来构建。例如，当前采样模拟输入的噪声成形截断输出s2可以用作一个噪声成形分割输出ns-msb，并且加法器1102可以被添加到量化器200中以通过其中一位与噪声成形截断输出s2(t1位)重叠的噪声成形截断输出s4(b1-t1+1位)来确定当前采样模拟输入的另一个噪声成形分割输出ns-lsb，其中通过从与当前采样模拟输入的噪声成形截断输出s2相关的截断残余s3中减去与前期采样模拟输入的噪声成形截断输出s2相关的传递后移截断残余h(z)·s3来获得当前采样模拟输入的噪声成形截断输出s4。

应当注意，当采样和保持电路201产生前期采样模拟输入时，多位adc204将前期采样模拟输入转换为数字输出s1，其中噪声成形截断输出s2以及相关的截断残余s3从前期采样模拟输入的数字输出s1导出，并且噪声成形截断输出s4是从前期采样模拟输入的截断残余s3和由dac反馈电路210根据截断残余s3所提供的传递后截断残余h(z)·s3导出，其中截断残余s3是在产生前期采样模拟输入之前获得的。此外，dac反馈电路210将与前期采样模拟输入的噪声成形截断输出s2相关的截断残余s3传送到多位adc204的内部dac，使得分割误差反馈求和(即，截断误差反馈求和)在模拟域中执行，并反映在当前采样模拟输入的比较/模拟数字转换中。当由采样和保持电路201产生当前采样模拟输入时，多位adc204将当前采样模拟输入转换为数字输出s1，其中噪声成形截断输出s2和相关的截断残余s3来自于当前采样模拟输入的数字输出s1，并且噪声成形截断输出s4来自于当前采样模拟输入的截断残余s3和由dac反馈电路210根据从前期采样模拟输入获得的截断残余s3所提供的传递后截断残余h(z)·s3。此外，dac反馈电路210将与当前采样模拟输入的噪声成形截断输出s2相关的截断残余s3传送到多位adc204的内部dac，使得分割误差反馈求和(即，截断误差反馈求和)在模拟域中执行，并反映在后期采样模拟输入的比较/模拟数字转换中。

由于通过使用多位adc204的内部dac，在多位adc204的模拟域中执行分割误差反馈求和，因此不需要使用附加组合器来执行分割误差反馈求和。以这种方式，可以避免由附加组合器产生的延迟和功耗。

如图11所示，一个噪声成形分割输出ns-msb由二进制到温度计转换器(binary-to-thermometerconverter)和加扰器(scrambler)(统称为“b2t+加扰器”)1112处理，然后将得到的加扰位分别发送到多个msbdac单元(表示为“mdac”)1116；另一个噪声成形分割输出(例如，ns-lsb)由二进制到温度计转换器和加扰器(统称为“b2t+加扰器”)1114处理，然后将得到的加扰位分别发送到多个lsbdac单元(表示为“ldac”)1118。当图1所示的量化器116使用图11所示的量化器1100来实现时，包含在dem电路118中二进制到温度计转换器和加扰器1112和1114采用dwa算法，并且msbdac单元1116和lsbdac单元1118包含在反馈dac120中。msbdac单元1116和lsbdac单元1118之间的增益失配由于应用至数字输出s1的噪声成形分割而被成形至带外。

在一个示例性实施例中，截断器206和加法器208可以使用信号迹线简单地实现，以及dac反馈电路210和组合电路202可以使用没有额外硬件成本的多位adc204内部电路(例如，内部锁存电路和内部dac)来实现。例如，数字输出s1具有t1位最高有效位(msb)部分和(b1-t1)位最低有效位(lsb)部分，其中msb部分由一组t1信号迹线(其作为截断器206)传送以直接用作噪声成形截断输出s2/噪声成形分割输出ns-msb，并且lsb部分由一组(b1-t1)信号迹线传送以直接用作相关的截断残余s3。在一个示例性设计中，b1-t1的值可以是1。因此，数字输出s1的lsb被直接用作截断残余s3，二进制到温度计转换器和加扰器1114可以省略，只需要一个ldac1118。以这种方式，使用了没有dwa的快速路径。

此外，当图11所示的多位adc204使用图4所示的saradc400来实现时，数字输出s1的msb部分可以被直接用作噪声成形截断输出，并且数字输出s1的lsb部分可以被直接用作与噪声成形截断输出s2相关的截断残余s3，其中saradc400依次确定msb部分和lsb部分的位。因此，当噪声成形截断输出s2/噪声成形分割输出ns-msb(例如，数字输出s1的msb部分)可用时，二进制到温度计转换器和加扰器1112(其包含在ctdsm100的dem电路118中)和mdac1116(其包含在ctdsm100的反馈dac120中)可以开始处理噪声成形截断输出s2/噪声成形分割输出ns-msb(例如，数字输出s1的msb部分)。换句话说，由于saradc400顺序确定msb部分和lsb部分的位，所以在saradc400确定截断残余s3(例如，数字输出s1的lsb部分)时，二进制到温度计转换器和加扰器1112(它们包含在ctdsm100的dem电路118中)和mdac1116(它们包含在ctdsm100的反馈dac120中)可以处理噪声成形截断输出s2/噪声成形分割输出ns-msb(例如，数字输出s1的msb部分)。以这种方式，使用了具有dwa的更快速的路径，并且与传统的噪声成形分割设计相比，具有嵌入式噪声成形分割的saradc具有更低的延迟。

另外，图11所示的量化器1100还包括加法器1104，其被配置为将采样模拟输入(例如，当前采样模拟输入)的噪声成形截断输出s2/ns-msb添加到采样模拟输入(例如当前采样模拟输入)的噪声成形截断输出ns-lsb，以产生满位(full-bit)输出(b1位)，作为采样模拟输入(例如，当前采样模拟输入)的调制器输出dout。

图12是根据本发明实施例的图11所示量化器1100的z域模型的示意图。由多位adc204引入的量化噪声可表示为eq(z)，由截断器206引入的截断噪声可表示为et(z)。假设分割误差反馈fbseg(其由dac反馈电路210提供)的传递函数h(z)为z^-1，则截断残余-et(z)和添加至模拟输入v的截断噪声可表示为-et(z)·z^-1。因此，数字输出s1可表示为v+(-z^-1)et(z)+eq(z)，噪声成形截断输出s2/噪声成形分割输出ns-msb可表示为v+(1-z^-1)et(z)+eq(z)，噪声成形截断输出s4/噪声成形分割输出ns-lsb可以表示为-(1-z^-1)et(z)，并且满位调制器输出dout可以表示为v+eq(z)。在本实施例中，噪声传递函数(ntf)为1-h(z)，即1-z^-1。以这种方式，截断噪声et(z)是噪声成形至带外的。图12所示的z域模型证明了图11所示的量化器设计可以通过在模拟域中执行误差反馈求和来实现期望的噪声成形分割功能，其中通过组合噪声成形分割输出ns-msb和ns-lsb，满位调制器输出是可用的。

关于图11所示的量化器1100，加法器1104被配置为将采样模拟输入(例如，当前采样模拟输入)的噪声成形截断输出s2/噪声成形分割输出ns-msb添加到采样模拟输入(例如，当前采样模拟输入)的噪声成形截断输出s4/噪声成形分割输出ns-lsb，以产生采样模拟输入(例如，当前采样模拟输入)的满位调制器输出dout。然而，这仅仅是为了说明的目的，并不意味着对本发明的限制。在替代设计中，采样模拟输入(例如，当前采样模拟输入)的满位调制器输出dout可以从量化器中多个可用的信号的不同信号组合而获得，其中该量化器使用具有嵌入式噪声成形分割的多位adc。

图13是根据本发明实施例的使用具有嵌入式噪声成形分割的多位adc的另一量化器的示意图。量化器1300和1100之间的主要区别在于，量化器1300具有加法器1302，其被配置为从与当前采样模拟输入的数字输出s1(其可以表示为v+(-z^-1)et(z)+eq(z))中减去与前期采样模拟输入的噪声成形截断输出s2相关的传递后截断残余h(z)·s3(其可表示为-et(z)·z^-1)来产生当前采样模拟输入的满位调制器输出dout。

为了实现嵌入式噪声成形分割，图11所示量化器1100和图13所示量化器1300使用的多位adc204可以使用具有内部dac的任何adc实现。作为一个示例，图11/图13所示的多位adc204可以由图4所示saradc400来实现。对于另一示例，图11/图13所示的多位adc204可以由图10所示闪速adc1000来实现。

应当注意，量化器1100/1300中提出的噪声成形分割设计仅用于说明的目的，并不意味着是对本发明的限制。或者，量化器1100/1300可以被修改为采用如题为“噪声成形分割的数字模拟转换器”的美国专利申请公开号2011/0018763a1中所提出的多重级联级(multi-cascadedstage)噪声成形分割，并入本文作为参考。本发明的共同作者也是美国专利申请公开号2011/0018763a1的共同作者。由于多重级联级噪声成形分割的原理在美国专利申请公开号2011/0018763a1中已经详细描述，为了简洁起见，这里省略了进一步的描述。

图14是根据本发明实施例的使用具有嵌入式eld补偿的多位adc的量化器的示意图。量化器1400包括采样和保持电路201、组合电路202(其在模拟域中执行信号减法)、多位adc204和eld补偿电路1410(其具有指定的传递函数h(z))。采样和保持电路201被配置为根据采样时钟对模拟输入v进行采样，并保持要由后续多位adc204处理的采样模拟输入。多位adc204被配置为将每个采样模拟输入转换为数字输出s1。

嵌入式eld补偿由eld补偿电路1410实现。例如，eld补偿电路1410被配置为传送eld补偿输入(例如s1)并将传递后eld补偿输入(例如h(z)·s1)输出到组合电路202，其中eld补偿输入取决于数字输出s1。例如，eld补偿电路1410的传递函数h(z)是k·z^-1，通过将传递函数h(z)应用于采样模拟输入的数字输出s1来设置传递后eld补偿输入。组合电路202可以使用不需要额外硬件成本的多位adc204的内部电路(例如，内部dac)来实现。作为一个示例，图14所示的多位adc204可以使用图4所示的saradc400来实现。对于另一示例，图14所示的多位adc204可以使用图10所示的闪速adc1000来实现。因此，传递后eld补偿输入(例如k·z^-1·s1)经由内部dac反映在多位adc204的后期采样模拟输入的比较中。例如，当图14所示的多位adc204使用saradc400实现时，传递后eld补偿输入(例如k·z^-1·s1)经由内部dac402从后期采样模拟输入中减去。对于另一示例，当图14所示的多位adc204使用闪速adc1000实现时，传递后eld补偿输入(例如k·z^-1·s1)经由内部dac1002被添加至参考电压。通过使用多位adc204的内部dac，eld补偿(反馈信号减法)在多位adc204的模拟域中执行，由于不需要使用附加组合器来执行eld补偿的事实，硬件复杂度得以降低，并且由于在采样阶段之后执行离散时间eld补偿的事实，可以避免采样瞬间干扰。

应该注意的是，当采样和保持电路201产生前期采样模拟输入时，多位adc204将前期采样模拟输入转换成数字输出s1，其中eld补偿输入(其取决于前期采样模拟输入的数字输出s1)经由具有指定的传递函数h(z)的eld补偿电路1410反馈回多位adc204的内部dac，使得eld补偿在模拟域中执行并反映在当前采样模拟输入的比较/模拟数字转换中。当采样和保持电路201产生当前采样模拟输入时，多位adc204将当前采样模拟输入转换成数字输出s1，其中eld补偿输入(其取决于当前采样模拟输入的数字输出s1)通过具有指定传递函数h(z)的eld补偿电路1410反馈回多位adc204的内部dac，使得eld补偿在模拟域中执行并反映在后期采样模拟输入的比较/模拟数字转换中。

图15是根据本发明实施例的图14所示量化器1400的z域模型的示意图。由多位adc204引入的量化噪声可表示为eq(z)。假设eld补偿反馈fbeld(其由eld补偿电路1410提供)的传递函数h(z)可以表示为k·z^-1，数字输出s1可表示为因此，所提出的图14所示量化器设计可以通过在模拟域中执行eld补偿(反馈信号减法)来实现所需的eld补偿功能。

在上述实施例中，量化器200采用嵌入式噪声成形截断技术，量化器1100/1300采用嵌入式噪声成形分割技术(例如，图11/图13所示的噪声成形分割设计或美国专利申请公开号2011/0018763a1中提出的多重级联级噪声成形分割设计)，以及量化器1400采用嵌入式eld补偿技术。或者，一个量化器可以采用嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和嵌入式eld补偿技术中的两种或全部。因此，多位adc的内部dac应被正确地配置以支持嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和嵌入式eld补偿技术中的两种或全部。

图16是saradc的内部dac的示意图，该saradc被配置为支持嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和嵌入式eld补偿技术。在本实施例中，eld补偿反馈fbeld的传递函数是k·z^-1，用于噪声成形截断的1位截断残余反馈fbtrun(即，一个lsb反馈，图中示为ns-trun)的传递函数是z^-1，以及用于噪声成形分割的1位截断残余反馈fbseg(即，一个lsb反馈，图中示为ns-seg)的传递函数是z^-1。作为范例而非限制，缩放因子k可以通过电容器比率来设置，并且延迟z^-1可以由saradc的内部锁存电路来实现。图16所示的内部dac设计仅用于说明的目的，并不意味着对本发明的限制。实际上，saradc的内部dac设计应基于所应用的嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和/或嵌入式eld补偿技术来进行配置。类似地，当使用闪速adc的内部dac来支持嵌入式噪声成形截断技术、嵌入式噪声成形分割技术和/或嵌入式eld补偿技术时，应适当地控制内部dac以调整用于模拟数字转换的参考电压。

为了更好地理解本发明的技术特征，提供使用嵌入式噪声成形截断技术、嵌入式噪声成形分割技术(例如，图11/图13所示的噪声成形分割设计或美国专利申请公开号2011/0018763a1中提出的多重级联级噪声成形分割设计)和/或嵌入式eld补偿技术中的两种或全部的的若干示范性量化器如下。

图17是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形分割和/或嵌入式eld补偿。图17所示的量化器可以被认为是图11所示的量化器1100、图13所示的加法器1302、以及图14所示的eld补偿电路1410的组合，其中加法器1302的输出用作eld补偿电路1410的输入。由多位adc204引入的量化噪声表示为eq(z)，由噪声成形分割电路的截断器206引入的分割噪声(即截断噪声)表示为et(z)。当产生并处理当前采样模拟输入时，通过从与当前采样模拟输入的噪声成形截断s2相关的截断残余s3中减去与前期采样模拟输入的噪声成形截断s2相关的传递后截断残余z^-1·s3，图17所示量化器中使用的加法器1302产生eld补偿输入给图17所示量化器中使用的eld补偿电路1410。

图17所示的eld补偿反馈fbeld可以由任何等效反馈设计替代，其中等效反馈设计使用量化器中可用的信号(一个或多个)。图18是根据本发明实施例的具有多位adc的另一量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形分割和嵌入式eld补偿。图17和图18所示的量化器之间的主要区别在于：图18所示量化器的eld补偿反馈fbeld使用具有两个反馈路径的eld补偿电路来实现，每个路径具有相同的传递函数k·z^-1。一个反馈路径将数字输出s1(即，当前采样模拟输出的数字输出)传送到多位adc204(例如，saradc或闪速adc)的内部dac，使得通过多位adc204的内部dac在模拟域中减去传递后数字输出s1·k·z^-1。另一个反馈路径将dac反馈电路210的输出(即，与前期采样模拟输入的噪声成形截断输出s2/噪声成形分割输出ns-msb相关的传递后截断残余z^-1·s3)传送到多位adc204(例如，saradc或闪速adc)的内部dac，使得传递后截断残余k·z^-1·s3通过多位adc204的内部dac添加到模拟域中。与图17所示的eld补偿反馈设计相比，图18所示的eld补偿反馈设计少使用一个加法器。

图18所示的替代eld补偿反馈设计仅是本发明的一个实施例。在其他替代的eld补偿反馈设计中，eld补偿反馈的信号源可以包括噪声成形分割输出ns-msb和/或噪声成形分割输出ns-lsb。简而言之，本发明对eld补偿反馈设计没有限制，可以采用能够提供期望的eld补偿的任何eld补偿反馈。

图19是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断、嵌入式噪声成形分割和嵌入式eld补偿。图19所示的量化器可以被认为是图2所示的量化器200、图11所示的噪声成形分割电路(其包括截断器206，加法器208，dac反馈电路210以及加法器1102和1104)、图13所示的加法器1302以及图14所示的eld补偿电路1410的组合，其中图2所示的噪声成形截断输出s2被用作噪声成形分割电路的输入(即，图11所示的截断器206的输入)，以及加法器1302的输出被用作eld补偿电路1410的输入。由多位adc204引入的量化噪声表示为eq(z)，由噪声成形截断电路引入的截断噪声表示为et1(z)，以及噪声成形分割电路引入的分割噪声(即截断噪声)表示为et2(z)。当产生并处理当前采样模拟输入时，产生当前采样模拟输入的数字输出s1(b1位)，噪声成形截断输出s2(b2位)和相关的截断残余s4(b1-b2位)由噪声成形截断电路从当前采样模拟输入的数字输出s1产生，噪声成形截断输出s3(t1位)/噪声成形分割输出ns-msb和截断残余s5(b2-t1位)由噪声成形分割电路从当前采样模拟输入的噪声成形截断输出s2产生，噪声成形截断输出s6(b2-t1+1)/具有一位重叠的噪声成形分割输出ns-lsb由噪声成形分割电路从当前采样模拟输入的截断残余s5和前期采样模拟输入的传递截后断残余z^-1·s5产生，满位调制器输出dout由噪声成形分割电路从当前采样模拟输入的噪声成形分割输出ns-msb和ns-lsb产生，以及eld补偿输入通过从当前采样模拟输入的数字输出s1中减去与前期采样模拟输入的噪声成形截断输出s2相关的传递后截断残余z^-1·s4来产生。

数字输出s1可以由msb部分、中间有效位(centralsignificantbit，csb)部分和lsb部分组成，其中msb部分可以被直接用作噪声成形截断输出s3/噪声成形分割输出ns-msb，csb部分可以被直接用作截断残余s5，以及lsb部分可以被直接用作截断残余s4。在使用saradc实现多位adc的情况下，saradc依次确定msb部分、csb部分和lsb部分的位。因此，当噪声成形截断输出s3/噪声成形分割输出ns-msb(例如，数字输出s1的msb部分)可用时，ctdsm100的dem电路118和反馈dac120可以开始处理噪声成形截断输出s3/噪声成形分割输出ns-msb(例如，数字输出s1的msb部分)。换句话说，ctdsm100的dem电路118和反馈dac120可以在saradc400确定截断残余s5(例如，数字输出s1的csb部分)或截断残余s4(例如，数字输出s1的lsb部分)时处理噪声成形截断输出s3/噪声成形分割输出ns-msb(例如，数字输出s1的msb部分)。这样一来，具有嵌入式噪声成形截断、嵌入式噪声成形分割和嵌入式eld补偿的saradc具有较低的延迟。在一个示例性设计中，数字输出s1的csb部分可以仅包括一位，以及数字输出s1的lsb部分可以仅包括一位。

应当注意，图19所示的eld补偿反馈fbeld可以由任何等效反馈设计代替，其中等效反馈设计使用量化器中可用的信号(一个或多个)。例如，图19所示的eld补偿反馈fbeld可以由图18所示的eld补偿反馈fbeld替换。然而，这仅仅是为了说明的目的，并不意味着对本发明的限制。

图20是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断和嵌入式噪声成形分割。图20所示量化器可以通过从图19所示的量化器中移除eld补偿电路来构建。为了简洁起见，这里省略其进一步说明。

或者，图17-20所示的量化器中的嵌入式噪声成形分割可以被修改为采用在美国专利申请公开号2011/0018763a1中提出的多重级联级噪声成分割。

图21是根据本发明实施例的具有多位adc的量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断和嵌入eld补偿。图21所示的量化器可以被认为是图2所示的量化器200、图13所示的加法器1302、以及图14所示的eld补偿电路1410的组合，其中加法器1302的输出被用作图14所示的eld补偿电路1410的输入。图21所示的eld补偿反馈fbeld可以由任何等效反馈设计代替，其中等效反馈设计使用量化器中可用的信号(一个或多个)。图22是根据本发明实施例的具有多位adc的另一量化器的z域模型的示意图，其中该多位adc具有嵌入式噪声成形截断和嵌入eld补偿。图21和图22所示的量化器之间的主要区别在于：图21所示的量化器的eld补偿反馈fbeld由图18所示的eld补偿反馈fbeld所代替。由于本领域技术人员在阅读上述段落之后可以容易地理解图20和图21所示的量化器的细节，为了简明起见，这里省略进一步的描述。

图23是根据本发明实施例的具有量化器的连续时间δ-σ调制器的z域模型的示意图，其中该量化器具有嵌入式噪声成形截断、嵌入式噪声成形分割和嵌入式eld补偿。由adc引入的量化噪声表示为qadc。由嵌入式噪声成形截断引入的截断噪声(由“ns-截断”表示)表示为qtrun。ns-截断的噪声传递函数由ntft表示。因此，噪声成形截断噪声由ntft*qtrun表示。由嵌入式噪声成形分割引入的分割噪声(由“ns-分割”表示)表示为qseg。ns-分割的噪声传递函数由ntfs表示。因此，噪声成形分割噪声表示为ntfs*qseg。在本实施例中，使用数据加权平均(dwa)算法来实现在反馈路径执行的动态元件匹配。此外，数字域由符号“d”表示，而模拟域由符号“a”表示。第一ns-截断输出由d1表示，第二ns-截断输出由d2表示。应注意，嵌入式eld补偿(具有传递函数k·z^-1)是可选的。因此，根据实际的设计考虑，可以省略嵌入式eld补偿。本领域技术人员在阅读上面针对图3、图12和图15所示的z域模型的段落之后，可以容易地理解图23所示的z域模型的细节，为了简洁起见，这里省略其进一步说明。

图24是根据本发明实施例的基于图23所示的z域模型实现的连续时间δ-σ调制器的方框图。adc可以是saradc或闪速adc。可以通过使用具有噪声传递函数ntft的m1阶δ-σ调制器(delta-sigmamodulator，dsm)来实现嵌入式噪声成形截断。通过具有噪声传递函数ntfs的m2阶dsm进一步处理m1阶δ-σ调制器的输出，以实现嵌入式噪声成形分割。一个噪声成形分割输出通过dwa算法传输到msbdac单元，以及其他的噪声成形分割输出通过dwa算法传输到lsbdac单元。嵌入式eld补偿由具有传递函数k·z^-1的处理电路实现。如上所述，根据实际的设计考虑，可以省略嵌入式eld补偿。

图25是根据本发明实施例的具有量化器的连续时间δ-σ调制器的z域模型的示意图，其中该量化器具有嵌入式噪声成形分割和嵌入式eld补偿。图23和图25所示的z域模型之间的主要区别在于：图25所示的z域模型中不包括嵌入式噪声成形截断。类似地，根据实际的设计考虑，可以省略嵌入式eld补偿(其具有传递函数k·z^-1)。

图26是根据本发明实施例基于图25所示的z域模型实现的连续时间δ-σ调制器的方框图。在本实施例中，可以省略嵌入式eld补偿，并且可以通过使用具有噪声传递函数ntfs的m2阶δ-σ调制器(dsm)来实现嵌入式噪声成形分割。一个噪声成形分割输出通过dwa算法传输到msbdac单元，其他的噪声成形分割输出通过dwa算法传输到lsbdac单元。adc可以是saradc或闪速adc。

在上述实施例中，由z^-1设定用于嵌入式噪声成形截断的dac反馈电路的传递函数h(z)，以实现1阶噪声传递函数(1-z^-1)，以及由z^-1设定用于嵌入式噪声成形分割的dac反馈电路的传递函数h(z)，以实现1阶噪声传递函数(1-z^-1)。然而，这仅仅是为了说明的目的，并不意味着对本发明的限制。实际上，用于嵌入式噪声成形截断的dac反馈电路的传递函数h(z)可以基于期望的噪声传递函数来配置，和/或用于嵌入式噪声成形分割的dac反馈电路的传递函数h(z)可以基于期望的噪声传递函数来配置。例如，基于误差反馈架构，使用较高阶的噪声传递函数可能是可行的。假设所采用的误差反馈架构的噪声传递函数为1-h(z)。用于嵌入式噪声成形截断的dac反馈电路的传递函数h(z)由2z^-1-z^-2设定，以实现2阶噪声传递函数(1-z^-1)²，和/或用于嵌入式噪声成形分割的dac反馈电路的传递函数h(z)由2z^-1-z^-2设定，以实现2阶噪声传递函数(1-z^-1)²。

虽然已经通过示例和优选实施例的方式描述了本发明，但是应当理解，本发明不限于所公开的实施例。相反，旨在覆盖各种修改和类似的设置(对本领域技术人员来说显而易见)。因此，所附权利要求的范围应被赋予最广泛的解释，以便包含所有这些修改和类似的设置。