发送装置和收发系统的制作方法

本发明涉及发送装置和收发系统。

背景技术：

美国专利第7427872号说明书(专利文献1)和美国专利第8212587号说明书(专利文献2)公开了如下的收发装置的发明：能够进行依据usb(universalserialbus：通用串行总线)3.1的标准的信号传输。这些文献所记载的发送装置是一种经由在中途设置有ac耦合电容的差动信号线向接收装置发送差动信号的装置，具有检测是否在该差动信号线上以能够接收的状态连接有接收装置的rx－detect(rx-检测)功能。

技术实现要素：

本发明人发现，专利文献1、2所记载的发送装置在进行rx－detect时，有时在差动信号线上产生负的共模脉冲，该负的共模脉冲有时会损坏接收装置中的器件。

本发明说明一种能够抑制rx－detect时的负脉冲产生的发送装置以及具有这样的发送装置和接收装置的收发系统。

本发明的一个侧面的发送装置是一种经由在中途设置有ac耦合电容的差动信号线向接收装置发送差动信号的发送装置，其中，该发送装置具有：(1)输出驱动器，其向差动信号线输出差动信号；(2)第1终端电阻和第1开关，它们串联设置于被输入基准电位的第1基准电位输入端与差动信号线之间；(3)脉冲产生部，其向差动信号线输出共模脉冲；(4)第2开关，其设置于差动信号线与脉冲产生部之间；(5)检测部，其在共模脉冲的产生开始以后，检测该共模脉冲的电位电平超过阈值的时刻；以及(6)控制部，其使第2开关为接通状态，将脉冲产生部与差动信号线连接，使输出驱动器断电，然后使第1开关为断开状态，使得从脉冲产生部向差动信号线输出共模脉冲。

附图说明

图1是示出收发系统1的概略结构的图。

图2是说明由发送装置10的脉冲产生部14和检测部17进行的rx－detect的时序图。

图3是示出发送装置10的输出驱动器11的电路结构例的图。

图4是示出发送装置10的脉冲产生部14的电路结构例的图。

图5是示出采用了图4所示的脉冲产生部14的电路结构的情况下的输入到检测部17的信号的电平变化的图。

图6是示出发送装置10的检测部17的电路结构例的图。

图7是示出共模脉冲的电平的时间变化的图。

图8是说明接收装置20中的负脉冲的影响的图。

图9是示出本实施方式的发送装置10的结构的图。

图10是示出由本实施方式的发送装置10的控制部18进行rx－detect时的控制序列的流程图。

图11是由本实施方式的发送装置10的控制部18进行rx－detect时的控制序列中的各信号的时序图。

具体实施方式

(本发明实施方式的说明)

首先列举本发明的实施方式进行说明。

本发明的一个侧面的发送装置是一种经由在中途设置有ac耦合电容的差动信号线向接收装置发送差动信号的装置，其中，该发送装置具有：(1)输出驱动器，其向差动信号线输出差动信号；(2)第1终端电阻和第1开关，它们串联设置于被输入基准电位的第1基准电位输入端与差动信号线之间；(3)脉冲产生部，其向差动信号线输出共模脉冲；(4)第2开关，其设置于差动信号线与脉冲产生部之间；(5)检测部，其在共模脉冲的产生开始以后，检测该共模脉冲的电位电平超过阈值的时刻；以及(6)控制部，其使第2开关为接通状态，将脉冲产生部与差动信号线连接，使输出驱动器断电，然后，使第1开关为断开状态，使得从脉冲产生部向差动信号线输出共模脉冲。检测部可以仅与差动信号线中的任意一方的信号线连接，在共模脉冲的产生开始以后，检测所述一方的信号线上的脉冲的电位电平超过阈值的时刻。

本发明的另一侧面的收发系统具有：上述的发送装置；以及接收装置，其利用差动信号线与该发送装置连接。接收装置包含：输入缓冲器，其输入从发送装置经由差动信号线而到达的差动信号；以及第2终端电阻和第3开关，它们串联设置于被输入基准电位的第2基准电位输入端与差动信号线之间。

根据本发明，能够抑制rx－detect时的负脉冲的产生，能够抑制由于该负脉冲引起的接收装置中的器件的损坏。

[本发明实施方式的详细内容]

以下，参照附图详细说明本发明实施方式的发送装置和收发系统的具体例子。另外，在附图的说明中，对相同要素标注相同的标号，并省略重复说明。本发明不限定于这些例示，而通过权利要求来表示，是指包含与权利要求同等的意思和范围内的所有变更。

图1是示出收发系统1的概略结构的图。收发系统1具有发送装置10和接收装置20。接收装置20利用差动信号线30与发送装置10连接。

差动信号线30包含第1信号线31a、第2信号线31b、ac耦合电容32a和ac耦合电容32b。ac耦合电容32a设置于第1信号线31a的中途。ac耦合电容32b设置于第2信号线31b的中途。ac耦合电容32a、32b的电容值为75nf～265nf。

发送装置10具有输出端10a、10b，构成为从输出端10a、10b经由差动信号线30而向接收装置20发送差动信号。发送装置10具有输出驱动器11、终端电阻12a、12b(第1终端电阻)、开关13(第1开关)、脉冲产生部14和检测部17。输出驱动器11是构成为输出应该送出到差动信号线30的差动信号的电路。

终端电阻12a、12b和开关13串联设置于被输入固定的基准电位的基准电位输入端(第1基准电位输入端)与差动信号线30之间。即，终端电阻12a和开关13串联设置于基准电位输入端与第1信号线31a之间。终端电阻12b和开关13串联设置于基准电位输入端与第2信号线31b之间。

脉冲产生部14和检测部17进行rx－detect。脉冲产生部14是构成为向差动信号线30输出共模脉冲(分别是第1信号线31a和第2信号线31b)的电路。检测部17是如下这样构成的电路：在共模脉冲的产生开始以后，检测该共模脉冲的电平(电位电平)超过阈值的时刻。从脉冲产生部14输出的共模脉冲与从输出驱动器11输出的差动信号不同，是在第1信号线31a和第2信号线31b中相互相同电位的脉冲。因此，检测部17可以将第1信号线31a和第2信号线31b中的任意一方的共模脉冲的电位电平与阈值进行比较。

接收装置20具有输入端20a、20b，构成为接收从发送装置10经由差动信号线30而到达了输入端20a、20b的差动信号。接收装置20具有输入缓冲器21、终端电阻22a、22b(第2终端电阻)和开关23(第3开关)。输入缓冲器21是构成为输入差动信号，进行该输入的信号的放大、失真补偿和波形整形等处理的电路。

终端电阻22a、22b和开关23串联设置于被输入固定的基准电位的基准电位输入端(第2基准电位输入端)与差动信号线30之间。即，终端电阻22a和开关23串联设置于基准电位输入端与第1信号线31a之间。终端电阻22b和开关23串联设置于基准电位输入端与第2信号线31b之间。

发送装置10的终端电阻12a、12b和接收装置20的终端电阻22a、22b是为了进行高速传输(例如10gbps)而设置的，具有例如45ω的电阻值。

在差动信号线30上未连接有接收装置20的情况和即使在差动信号线30上连接有接收装置20而开关23为断开状态的情况下，发送装置10根据由脉冲产生部14和检测部17进行的rx－detect，判定为没有在差动信号线30上以能够接收的状态连接有接收装置20。而且，在该情况下，发送装置10使来自输出驱动器11的差动信号的送出停止，使输出驱动器11断电，由此能够减少耗电。

图2是说明由发送装置10的脉冲产生部14和检测部17进行的rx－detect的时序图。发送装置10在进行rx－detect时，首先使输出驱动器11断电，使开关13为断开状态。

然后，脉冲产生部14在脉冲输出指示信号rdin为有效电平(高电平)的期间(t1～t3)内，向差动信号线30输出共模脉冲。这时，输入到检测部17的信号的电位电平按照与对ac耦合电容32a、32b(和寄生电容)进行充电的速度对应的速度上升。即，在没有在差动信号线30上以能够接收的状态连接有接收装置20的情况下，ac耦合电容32a、32b被高速充电，所以输入到检测部17的信号的电位电平迅速上升。相反，在差动信号线30上以能够接收的状态连接有接收装置20的情况下，ac耦合电容32a、32b的充电花费时间，所以输入到检测部17的信号的电位电平缓慢上升。

检测部17在共模脉冲的产生开始时刻t1以后，检测该共模脉冲的电位电平超过阈值vth的时刻，由此能够判定是否在差动信号线30上以能够接收的状态连接有接收装置20。这时，检测部17可以求出从共模脉冲的产生开始时刻t1至共模脉冲的电位电平超过阈值vth的时刻t2为止的时间τ，根据该时间τ的长度，判定是否在差动信号线30上以能够接收的状态连接有接收装置20。或者，检测部17可以根据在从共模脉冲的产生开始时刻t1起经过一定时间后的时刻，共模脉冲的电位电平是否超过阈值vth，来判定是否在差动信号线30上以能够接收的状态连接有接收装置20。

图3是示出发送装置10的输出驱动器11的电路结构例的图。输出驱动器11包含npn双极晶体管111～115、恒流源116和电阻器117。

恒流源116设置于晶体管111的集电极和晶体管113的基极与电源电位端之间。晶体管113的集电极与电源电位端连接。晶体管111、112的发射极与接地电位端连接。晶体管111、112的基极与晶体管113的发射极连接。这些晶体管111～113和恒流源116构成电流镜电路，能够使恒定的电流从晶体管112的集电极流到发射极。电阻器117设置于晶体管113的发射极与接地电位端之间。

晶体管114、115的发射极与晶体管112的集电极连接。晶体管114的集电极与输出端10a连接。晶体管115的集电极与输出端10b连接。向晶体管114、115的基极输入差动信号，从晶体管114、115的集电极输出将该差动信号放大后的信号。

一般而言，输出驱动器由双极晶体管构成的情况与由mos晶体管构成的情况相比，电流驱动力更大，所以在进行高速传输的方面是有利的。通过使恒流源116为断开状态，能够使输出驱动器11断电。

图4是示出发送装置10的脉冲产生部14的电路结构例的图。脉冲产生部14包含差动放大器141、电阻器142、恒流源143和开关144～146。

电阻器142设置于差动放大器141的非反转输入端子与电源电位端之间。恒流源143设置于差动放大器141的非反转输入端子与接地电位端之间。开关144设置于差动放大器141的输出端子与电源电位端之间。开关145设置于差动放大器141的反转输入端子与输出端子之间。开关146设置于差动放大器141的反转输入端子与接地电位端之间。来自差动放大器141的输出端子的输出成为脉冲产生部14的输出。

设电源电位端的电位电平为vcc、电阻器142的电阻值为r1、在恒流源143中流过的电流为i1。开关144～146根据脉冲输出指示信号rdin的电位电平而接通/断开。在脉冲输出指示信号rdin为高电平时，开关144、146成为接通状态，开关145成为断开状态，脉冲产生部14的整定(整定)时的输出成为vcc。在脉冲输出指示信号rdin为低电平时，开关144、146成为断开状态，开关145成为接通状态，脉冲产生部14的整定时的输出成为vstart(＝vcc－r1i1)。

图5是示出采用了图4所示的脉冲产生部14的电路结构的情况下的输入到检测部17的信号的电平变化的图。实线表示设置有差动放大器141的图4的结构中的电平变化，虚线表示未设置有差动放大器141的结构中的电平变化。通过使用图4所示的脉冲产生部14的电路结构，能够缩短将输入到检测部17的信号的电位电平从vcc整定为vstart所需的时间。

图6是示出发送装置10的检测部17的电路结构例的图。检测部17包含比较电路171、电阻器172和恒流源173。

输入到比较电路171的第1输入端子的电位vin为差动信号线30的电位。电阻器172设置于比较电路171的第2输入端子与电源电位端之间。恒流源173设置于比较电路171的第2输入端子与接地电位端之间。当设电源电位端的电位电平为vcc、电阻器172的电阻值为r2、在恒流源173中流过的电流为i2时，输入到比较电路171的第2输入端子的电位vth为vcc－r2i2。

比较电路171对输入电位vin和阈值电位vth进行大小比较，在输入电位vin为阈值电位vth以上时，输出高电平的信号。比较电路171在输入电位vin小于阈值电位vth时，输出低电平的信号。比较电路171的输出信号从低电平转为高电平的时刻为输入电位vin(共模脉冲的电位电平)超过阈值电位vth的时刻。

接着，对在以上所说明的发送装置10的结构中在进行rx－detect时有时在差动信号线30上产生负脉冲的情况进行说明。在进行rx－detect时，当使开关13为断开状态时，输出端10a、10b成为高阻抗状态。在进行输出驱动器11的通常动作时，当输出端10a、10b成为高阻抗状态时，有时在差动信号线30上产生负脉冲，该负脉冲有时会损坏接收装置20中的器件。

使用图3、图7和图8对该情况进行说明。在图3所示的输出驱动器11的结构中，通过使恒流源116为断开状态，能够使输出驱动器11成为断电状态。当使恒流源116为断开状态时，晶体管113的基极与发射极之间的电压变小，晶体管111、112的基极的电位升高。由此，从晶体管112的集电极流到发射极的电流瞬间变大，在差动信号线30上产生负脉冲。这样的现象在由双极晶体管构成的输出驱动器中容易发生。

图7是示出共模脉冲的电平的时间变化的图。在到共模脉冲的产生开始时刻t1之前的时刻t0为止，输出驱动器11为动作状态，开关13为接通状态，输出驱动器11的公共电位为vcmout。当在时刻t0，在使开关13成为断开状态以后，使输出驱动器11断电，将脉冲产生部14与输出端10a、10b连接时，差动信号线30上的电位瞬间成为比共模脉冲的低电平vstart低的值，成为负脉冲。共模脉冲的低电平vstart比输出驱动器11的公共电位vcmout低。

图8是说明接收装置20中的负脉冲的影响的图。接收装置20的输入缓冲器21将经由差动信号线30而到达的信号输入到mos晶体管的栅极。通常，在输入缓冲器21为断电状态时，输入信号的mos晶体管的栅极为接地电位。当将负脉冲输入到mos晶体管的栅极时，mos晶体管的寄生二极管成为导通状态而流过大电流，由此mos晶体管有时会被损坏。

以下说明的本实施方式的发送装置10是想要抑制这样的负脉冲的产生的装置。图9是示出本实施方式的发送装置10的结构的图。发送装置10具有输出驱动器11、终端电阻12a、12b、开关13、脉冲产生部14、输出电阻15a、15b、开关16(第2开关)、检测部17、控制部18和电阻器19a、19b。由于已经对这些中的输出驱动器11、终端电阻12a、12b、开关13、脉冲产生部14和检测部17进行了说明，所以这里省略它们的说明。

输出电阻15a、15b和开关16串联设置于脉冲产生部14的输出端与差动信号线30之间。即，输出电阻15a和开关16串联设置于脉冲产生部14的输出端与第1信号线31a之间。输出电阻15b和开关16串联设置于脉冲产生部14的输出端与第2信号线31b之间。电阻器19a、19b设置于差动信号线30与检测部17的输入端之间。即，电阻器19a设置于第1信号线31a与检测部17的输入端之间。电阻器19b设置于第2信号线31b与检测部17的输入端之间。

控制部18是构成为控制发送装置10的动作的控制器。作为控制部18，例如可使用cpu(centralprocessingunit：中央处理单元)和fpga(fieldprogrammablegatearray：现场可编程门阵列)等处理器。控制部18输出用于控制开关13的接通/断开的oterm信号，在oterm信号为高电平时，使开关13为接通状态，在oterm信号为低电平时，使开关13为断开状态。控制部18输出用于控制开关16的接通/断开的tds信号，在tds信号为高电平时，使开关16为接通状态，在tds信号为低电平时，使开关16为断开状态。

控制部18输出用于控制输出驱动器11的通常动作/断电的pd信号，在pd信号为高电平时，使输出驱动器11为通常动作状态，在pd信号为低电平时，使输出驱动器11为断电状态。控制部18输出脉冲输出指示信号rdin，该脉冲输出指示信号rdin用于控制脉冲产生部14的共模脉冲的产生。控制部18控制检测部17的动作。

图10是示出由本实施方式的发送装置10的控制部18进行rx－detect时的控制序列的流程图。图11是由本实施方式的发送装置10的控制部18进行rx－detect时的控制序列中的各信号的时序图。

控制部18在时刻ta，使tds信号从低电平转为高电平，使开关16为接通状态，将脉冲产生部14与差动信号线30连接(步骤s1)。控制部18在时刻ta以后的时刻tb，使pd信号从高电平转为低电平，使输出驱动器11断电(步骤s2)。

控制部18在时刻tb以后的时刻tc，使oterm信号从高电平转为低电平，使开关13为断开状态，使终端电阻12a、12b为断开状态(步骤s3)。而且，控制部18在时刻tc以后的时刻t1，使脉冲输出指示信号rdin从低电平转为高电平，使得从脉冲产生部14向差动信号线30输出共模脉冲(步骤s4)。

另外，为了在共模脉冲的产生开始时刻t1以后，利用检测部17可靠地检测共模脉冲的电位电平超过阈值vth的时刻t2，优选共模脉冲的电位电平的上升不急剧。因此，优选输出电阻15a、15b的电阻值比较高。为了抑制由于开关16的寄生电容的影响引起的高频特性的恶化，也优选输出电阻15a、15b的电阻值比较高。输出电阻15a、15b的电阻值例如可以为几kω。

另一方面，终端电阻12a、12b的电阻值例如可以为45ω。在产生共模脉冲时，当开关13为接通状态时，共模脉冲的振幅被终端电阻12a、12b和输出电阻15a、15b分压而变小。由此，在产生共模脉冲时，使开关13为断开状态。

本实施方式的发送装置10通过在rx－detect时进行如上所述的控制序列，能够抑制负脉冲的产生，能够抑制由于该负脉冲引起的接收装置20中的器件的损坏。