一种利用碳纳米场效应晶体管的三值脉冲型D触发器的制作方法

本发明涉及一种d触发器，尤其是涉及一种利用碳纳米场效应晶体管的三值脉冲型d触发器。

背景技术：

现有的基于cnfet(碳纳米场效应晶体管)的三值d触发器由比较门控制电路、信号生成电路和文字运算电路组成，其电路如图1所示。该三值d触发器中，8个n型cnfet管(n1、n2、n3、n4、n5、n6、n7、n8)、一个p型cnfet管(p1)和一个反相器(t1)构成比较门控制电路，7个n型cnfet管(n9、n10、n11、n12、n13、n14、n15)、五个p型cnfet管(p2、p3、p4、p5、p6)和一个反相器(t2))构成信号生成电路，8个n型cnfet管(n16、n17、n18、n19、n20、n21、n22、n23)和8个p型cnfet管(p7、p8、p9、p10、p11、p12、p13、p14)构成文字运算电路。

门控比较电路用于判断d触发器的输入信号和输出信号是否相同，从而产生钟控信号en，其原理为通过三值文字运算电路产生判断信号随后判断d触发器的输入信号和输出信号，如果d触发器的输入信号和输出信号不同，则比较门控电路中至少有一条放电通路导通，从而得到的钟控信号en为高电平；如果输入信号和输出信号相同，则比较门控电路中所有的放电通路均不导通，从而得到的钟控信号en为低电平。信号生成电路中，当门控比较电路得到的钟控信号en为高电平，则时钟信号clk经反相器t2产生反相时钟信号clkb控制p2、p3和n12，时钟信号clk同步控制n12，当时钟信号clk上升沿到来时，若输入信号d为逻辑值“0”，则信号生成电路中的节点x、y和z均为高电平，p5和p6断开，n15导通，信号生成电路输出端的输出信号q的逻辑值为“0”，若输入信号d为逻辑值“1”，则x为高电平，y和z为低电平，p6和n15断开，p5导通，信号生成电路输出端的输出信号q的逻辑值为“1”，若输入信号d为逻辑值“2”，则y为高电平，x和z为低电平，p5和n15断开，p6导通，信号生成电路输出端的输出信号q的逻辑值为“2”；当门控比较电路得到的钟控信号en为低电平，则反相时钟信号clkb始终为低电平，p2和p3导通，n12断开，x和y保持高电平不变，z保持低电平不变，信号生成电路输出端的输出信号q的逻辑值保持原来的逻辑值不变。

该三值d触发器基于时钟控制技术设计，需要比额外增加比较门控电路来生成钟控信号来控制时钟信号，虽然能够减少了触发器内部冗余跳变，但是时钟门控电路中判断输入输出是否相同需要采用了文字运算电路，因此在比较门控电路中有9根晶体管和一个标准二值反相器，而信号生成电路中有12根晶体管和一个标准二值反相器，文字运算电路有16根晶体管，由此该三值d触发器使用了37根晶体管和两个标准二值反相器，这增加了芯片面积，且比较门控电路的存在增大了电路的静态功耗；并且该三值d触发器的工作速度受比较门控电路限制，因此无法应用在高速集成电路中。

技术实现要素：

本发明所要解决的技术问题是提供一种功耗较低，且运行速度较快，可以用于高速集成电路设计的利用碳纳米场效应晶体管的三值脉冲型d触发器。

本发明解决上述技术问题所采用的技术方案为：一种利用碳纳米场效应晶体管的三值脉冲型d触发器，包括第一p型cnfet管、第二p型cnfet管、第三p型cnfet管、第四p型cnfet管、第五p型cnfet管、第六p型cnfet管、第七p型cnfet管、第八p型cnfet管、第九p型cnfet管、第一n型cnfet管、第二n型cnfet管、第三n型cnfet管、第四n型cnfet管、第五n型cnfet管、第六n型cnfet管、第七n型cnfet管、第八n型cnfet管、第九n型cnfet管、第十n型cnfet管、第十一n型cnfet管、第一反相器和第二反相器；所述的第一p型cnfet管的源极、所述的第三p型cnfet管的源极、所述的第六p型cnfet管的源极、所述的第八p型cnfet管的源极、所述的第九p型cnfet管的源极和所述的第四p型cnfet管的源极均接入第一电源，所述的第五p型cnfet管的源极接入第二电源，所述的第二电源的幅值电平是所述的第一电源的一半；所述的第一p型cnfet管的栅极、所述的第二n型cnfet管的栅极、所述的第三n型cnfet管的栅极、所述的第九p型cnfet管的栅极和所述的第八n型cnfet管的栅极连接且其连接端为所述的三值脉冲型d触发器的信号输入端，所述的第一p型cnfet管的漏极和所述的第二p型cnfet管的源极连接，所述的第二p型cnfet管的漏极、所述的第一n型cnfet管的漏极、所述的第五p型cnfet管的漏极、所述的第六p型cnfet管的栅极、所述的第八p型cnfet管的栅极、所述的第六n型cnfet管的栅极和所述的第七n型cnfet管的栅极连接；所述的第二p型cnfet管的栅极、所述的第一n型cnfet管的栅极、所述的第三p型cnfet管的栅极、所述的第四n型cnfet管的栅极和所述的第二反相器的输出端连接；所述的第一n型cnfet管的源极和所述的第二n型cnfet管的漏极连接，所述的第二n型cnfet管的源极、所述的第四n型cnfet管的源极、所述的第六n型cnfet管的源极、所述的第七n型cnfet管的源极、所述的第八n型cnfet管的源极和所述的第十n型cnfet管的源极均接地；所述的第三p型cnfet管的漏极、所述的第十一n型cnfet管的源极和所述的第五p型cnfet管的栅极连接，所述的第十一n型cnfet管的栅极、所述的第八n型cnfet管的漏极和所述的第九p型cnfet管的漏极连接，所述的第十一n型cnfet管的漏极和所述的第三n型cnfet管的漏极连接，所述的第三n型cnfet管的源极和所述的第四n型cnfet管的漏极连接，所述的第六p型cnfet管的漏极和所述的第七p型cnfet管的源极连接，所述的第七p型cnfet管的栅极、所述的第五n型cnfet管的栅极、所述的第七p型cnfet管的漏极、所述的第五n型cnfet管的漏极、所述的第八p型cnfet管的漏极和所述的第七n型cnfet管的漏极连接且其连接端为所述的三值脉冲型d触发器的输出端，所述的第五n型cnfet管的源极和所述的第六n型cnfet管的漏极连接，所述的第四p型cnfet管的栅极、所述的第九n型cnfet管的栅极和所述的第一反相器的输出端连接，所述的第一反相器的输入端和所述的第十n型cnfet管的栅极连接且其连接端为所述的三值脉冲型d触发器的时钟端，用于接入时钟信号，所述的第四p型cnfet管的漏极、所述的第九n型cnfet管的漏极和所述的第二反相器的输入端连接，所述的第九n型cnfet管的源极和所述的第十n型cnfet管的漏极连接。

所述的第一p型cnfet管的阈值电压为-0.56v，第二p型cnfet管的阈值电压为-0.43v，第三p型cnfet管的阈值电压为-0.7v，第四p型cnfet管的阈值电压为-0.29v，第五p型cnfet管的阈值电压为-0.29v，第六p型cnfet管的阈值电压为-0.29v，第七p型cnfet管的阈值电压为-0.43，第八p型cnfet管的阈值电压为-0.56v，第九p型cnfet管的阈值电压为-0.29v，所述的第一n型cnfet管的阈值电压为0.56v，第二n型cnfet管的阈值电压为0.56，第三n型cnfet管的阈值电压为0.29v，第四n型cnfet管的阈值电压为0.29v，第五n型cnfet管的阈值电压为0.43v，第六n型cnfet管的阈值电压为0.29v，第七n型cnfet管的阈值电压为0.56v，第八n型cnfet管的阈值电压为0.56v，第九n型cnfet管的阈值电压为0.17v，第十n型cnfet管的阈值电压为0.17v，第十一n型cnfet管的阈值电压为0.56v。该结构可以使三值脉冲型d触发器输出稳定，对后续电路具有较强的驱动能力。

与现有技术相比，本发明的优点在于通过第九p型cnfet管和第八n型cnfet管构成文字2非运算电路，第一反相器和第二反相器可以采用为标准二值反相器，第一反相器、第二反相器、第四p型cnfet管、第九n型cnfet管和第十n型cnfet管构成脉冲信号发生器，该脉冲信号发生器产生的脉冲信号作为三值脉冲型d触发器的控制信号，由此，本发明的三值脉冲型d触发器的工作速度仅取决于其输出延时，而无其他限制条件，运行速度较快，本发明的三值脉冲型d触发器只需24个晶体管(第一反相器和第二反相器分别采用两个晶体管实现)，相对于现有的基于时钟控制技术的三值d触发器，晶体管数量降低约34％，同时减少了组合逻辑电路的数量，降低了电路的静态功耗，功耗降低可达54.6％，由此本发明的三值脉冲型d触发器功耗较低，且运行速度较快，可以用于高速集成电路设计。

附图说明

图1为现有的基于时钟控制技术的三值d触发器的电路图；

图2为本发明的利用碳纳米场效应晶体管的三值脉冲型d触发器的电路图；

图3为本发明的利用碳纳米场效应晶体管的三值脉冲型d触发器的仿真波形图；

图4为本发明的利用碳纳米场效应晶体管的三值脉冲型d触发器与现有的基于时钟控制技术的三值d触发器的能耗对比图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图2所示，一种利用碳纳米场效应晶体管的三值脉冲型d触发器，包括第一p型cnfet管p1、第二p型cnfet管p2、第三p型cnfet管p3、第四p型cnfet管p4、第五p型cnfet管p5、第六p型cnfet管p6、第七p型cnfet管p7、第八p型cnfet管p8、第九p型cnfet管p9、第一n型cnfet管n1、第二n型cnfet管n2、第三n型cnfet管n3、第四n型cnfet管n4、第五n型cnfet管n5、第六n型cnfet管n6、第七n型cnfet管n7、第八n型cnfet管n8、第九n型cnfet管n9、第十n型cnfet管n10、第十一n型cnfet管n11、第一反相器和第二反相器；第一p型cnfet管p1的源极、第三p型cnfet管p3的源极、第六p型cnfet管p6的源极、第八p型cnfet管p8的源极、第九p型cnfet管p9的源极和第四p型cnfet管p4的源极均接入第一电源vdd，第五p型cnfet管p5的源极接入第二电源vdd/2，第二电源vdd/2的幅值电平是第一电源vdd的一半；第一p型cnfet管p1的栅极、第二n型cnfet管n2的栅极、第三n型cnfet管n3的栅极、第九p型cnfet管p9的栅极和第八n型cnfet管n8的栅极连接且其连接端为三值脉冲型d触发器的信号输入端，第一p型cnfet管p1的漏极和第二p型cnfet管p2的源极连接，第二p型cnfet管p2的漏极、第一n型cnfet管n1的漏极、第五p型cnfet管p5的漏极、第六p型cnfet管p6的栅极、第八p型cnfet管p8的栅极、第六n型cnfet管n6的栅极和第七n型cnfet管n7的栅极连接；第二p型cnfet管p2的栅极、第一n型cnfet管n1的栅极、第三p型cnfet管p3的栅极、第四n型cnfet管n4的栅极和第二反相器的输出端连接；第一n型cnfet管n1的源极和第二n型cnfet管n2的漏极连接，第二n型cnfet管n2的源极、第四n型cnfet管n4的源极、第六n型cnfet管n6的源极、第七n型cnfet管n7的源极、第八n型cnfet管n8的源极和第十n型cnfet管n10的源极均接地；第三p型cnfet管p3的漏极、第十一n型cnfet管n11的源极和第五p型cnfet管p5的栅极连接，第十一n型cnfet管n11的栅极、第八n型cnfet管n8的漏极和第九p型cnfet管p9的漏极连接，第十一n型cnfet管n11的漏极和第三n型cnfet管n3的漏极连接，第三n型cnfet管n3的源极和第四n型cnfet管n4的漏极连接，第六p型cnfet管p6的漏极和第七p型cnfet管p7的源极连接，第七p型cnfet管p7的栅极、第五n型cnfet管n5的栅极、第七p型cnfet管p7的漏极、第五n型cnfet管n5的漏极、第八p型cnfet管p8的漏极和第七n型cnfet管n7的漏极连接且其连接端为三值脉冲型d触发器的输出端，第五n型cnfet管n5的源极和第六n型cnfet管n6的漏极连接，第四p型cnfet管p4的栅极、第九n型cnfet管n9的栅极和第一反相器的输出端连接，第一反相器的输入端和第十n型cnfet管n10的栅极连接且其连接端为三值脉冲型d触发器的时钟端，用于接入时钟信号clk，第四p型cnfet管p4的漏极、第九n型cnfet管n9的漏极和第二反相器的输入端连接，第九n型cnfet管n9的源极和第十n型cnfet管n10的漏极连接。

实施例二：如图2所示，一种利用碳纳米场效应晶体管的三值脉冲型d触发器，包括第一p型cnfet管p1、第二p型cnfet管p2、第三p型cnfet管p3、第四p型cnfet管p4、第五p型cnfet管p5、第六p型cnfet管p6、第七p型cnfet管p7、第八p型cnfet管p8、第九p型cnfet管p9、第一n型cnfet管n1、第二n型cnfet管n2、第三n型cnfet管n3、第四n型cnfet管n4、第五n型cnfet管n5、第六n型cnfet管n6、第七n型cnfet管n7、第八n型cnfet管n8、第九n型cnfet管n9、第十n型cnfet管n10、第十一n型cnfet管n11、第一反相器和第二反相器；第一p型cnfet管p1的源极、第三p型cnfet管p3的源极、第六p型cnfet管p6的源极、第八p型cnfet管p8的源极、第九p型cnfet管p9的源极和第四p型cnfet管p4的源极均接入第一电源vdd，第五p型cnfet管p5的源极接入第二电源vdd/2，第二电源vdd/2的幅值电平是第一电源vdd的一半；第一p型cnfet管p1的栅极、第二n型cnfet管n2的栅极、第三n型cnfet管n3的栅极、第九p型cnfet管p9的栅极和第八n型cnfet管n8的栅极连接且其连接端为三值脉冲型d触发器的信号输入端，第一p型cnfet管p1的漏极和第二p型cnfet管p2的源极连接，第二p型cnfet管p2的漏极、第一n型cnfet管n1的漏极、第五p型cnfet管p5的漏极、第六p型cnfet管p6的栅极、第八p型cnfet管p8的栅极、第六n型cnfet管n6的栅极和第七n型cnfet管n7的栅极连接；第二p型cnfet管p2的栅极、第一n型cnfet管n1的栅极、第三p型cnfet管p3的栅极、第四n型cnfet管n4的栅极和第二反相器的输出端连接；第一n型cnfet管n1的源极和第二n型cnfet管n2的漏极连接，第二n型cnfet管n2的源极、第四n型cnfet管n4的源极、第六n型cnfet管n6的源极、第七n型cnfet管n7的源极、第八n型cnfet管n8的源极和第十n型cnfet管n10的源极均接地；第三p型cnfet管p3的漏极、第十一n型cnfet管n11的源极和第五p型cnfet管p5的栅极连接，第十一n型cnfet管n11的栅极、第八n型cnfet管n8的漏极和第九p型cnfet管p9的漏极连接，第十一n型cnfet管n11的漏极和第三n型cnfet管n3的漏极连接，第三n型cnfet管n3的源极和第四n型cnfet管n4的漏极连接，第六p型cnfet管p6的漏极和第七p型cnfet管p7的源极连接，第七p型cnfet管p7的栅极、第五n型cnfet管n5的栅极、第七p型cnfet管p7的漏极、第五n型cnfet管n5的漏极、第八p型cnfet管p8的漏极和第七n型cnfet管n7的漏极连接且其连接端为三值脉冲型d触发器的输出端，第五n型cnfet管n5的源极和第六n型cnfet管n6的漏极连接，第四p型cnfet管p4的栅极、第九n型cnfet管n9的栅极和第一反相器的输出端连接，第一反相器的输入端和第十n型cnfet管n10的栅极连接且其连接端为三值脉冲型d触发器的时钟端，用于接入时钟信号clk，第四p型cnfet管p4的漏极、第九n型cnfet管n9的漏极和第二反相器的输入端连接，第九n型cnfet管n9的源极和第十n型cnfet管n10的漏极连接。

本实施例中，第一p型cnfet管p1的阈值电压为-0.56v，第二p型cnfet管p2的阈值电压为-0.43v，第三p型cnfet管p3的阈值电压为-0.7v，第四p型cnfet管p4的阈值电压为-0.29v，第五p型cnfet管p5的阈值电压为-0.29v，第六p型cnfet管p6的阈值电压为-0.29v，第七p型cnfet管p7的阈值电压为-0.43，第八p型cnfet管p8的阈值电压为-0.56v，第九p型cnfet管p9的阈值电压为-0.29v，第一n型cnfet管n1的阈值电压为0.56v，第二n型cnfet管n2的阈值电压为0.56，第三n型cnfet管n3的阈值电压为0.29v，第四n型cnfet管n4的阈值电压为0.29v，第五n型cnfet管n5的阈值电压为0.43v，第六n型cnfet管n6的阈值电压为0.29v，第七n型cnfet管n7的阈值电压为0.56v，第八n型cnfet管n8的阈值电压为0.56v，第九n型cnfet管n9的阈值电压为0.17v，第十n型cnfet管n10的阈值电压为0.17v，第十一n型cnfet管n11的阈值电压为0.56v。

在32nm标准模型下的cnfet，第一电源vdd为0.9v，即逻辑“2”；相应的vdd/2和0v分别对应逻辑“1”和逻辑“0”，用hspice仿真软件对本发明的三值脉冲型d触发器进行仿真，仿真结果如图3所示。分析图3可知，本发明的三值脉冲型d触发器在脉冲信号clkp为高电平时，采集输入信号d并从输出端q输出；在脉冲信号clkp为低电平时，触发器的输出保持上一个状态值不变，具有正确的工作逻辑。

在32nm标准模型下的cnfet，第一电源vdd为0.9v，即逻辑“2”；相应的vdd/2和0v分别对应逻辑“1”和逻辑“0”，用hspice仿真软件对本发明的三值脉冲型d触发器和现有的基于时钟控制技术的三值d触发器的功耗分别进行仿真，其功耗对比曲线如图4所示。由图4可以看出，本发明的三值脉冲型d触发器与图1所示的基于时钟控制技术的低功耗三值d触发器相比，功耗减少54.6％。