一种硅纳米线结构的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺,具体而言涉及一种娃纳米线(Nanowire)结构的制造方法。
【背景技术】
[0002]根据摩尔定律，半导体器件的尺寸逐步按比例减小，在此情况下，为了更有效的控制短沟道效应，具有非平面结构的半导体器件得到广泛应用，例如鳍式场效应晶体管(FinFET)和纳米线场效应晶体管(Nanowire FET)。
[0003]对于纳米线场效应晶体管而言，形成纳米线的工艺十分复杂，例如，首先，在半导体衬底上形成自下而上层叠的锗硅层和用于实施蚀刻以形成纳米线的硅层；接着，在硅层上形成第一硬掩膜层，图形化第一硬掩膜层；然后，形成覆盖经过图形化的第一硬掩膜层的第二硬掩膜层，图形化第二硬掩膜层，以露出部分第一硬掩膜层；接着，以经过图形化的第二硬掩膜层为掩膜，蚀刻去除所述露出的第一硬掩膜层及其下方的硅层，以露出锗硅层?’最后，蚀刻去除锗硅层，形成纳米线结构。在上述工艺过程中，需要形成两次硬掩膜层，并分别对两个硬掩膜层实施不同的图形化过程，由于受到器件特征尺寸的制约，对上述图形化过程以及后续实施的蚀刻过程的工艺窗口以及参数条件有着极为严格的要求，对实施上述工艺过程的精度控制的难度非常大，极易出现偏差，进而造成最终形成的纳米线结构达不到器件设计的要求。
[0004]因此，需要提出一种方法，通过更为简单易行的工艺过程来制作纳米线结构。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种硅纳米线结构的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成用于构成所述硅纳米线结构的硅层，且所述硅层的顶部形成有硬掩膜层；在所述半导体衬底上沉积形成牺牲材料层，以覆盖所述硬掩膜层和所述硅层；对所述牺牲材料层实施图案化工艺，以使所述牺牲材料层仅覆盖所述半导体衬底的上表面的两侧部分以及所述硬掩膜层和所述硅层的两侧，其中，位于所述硅层的两侧的牺牲材料层构成侧墙；实施大剂量离子注入并退火，以在未被所述牺牲材料层遮蔽的半导体衬底中形成离子注入区；实施湿法蚀刻去除所述离子注入区以及位于所述侧墙和所述硅层下方的半导体衬底部分，以在所述半导体衬底的上方形成由所述硅层构成的所述硅纳米线结构；去除剩余的所述牺牲材料层和所述硬掩膜层。
[0006]进一步，形成所述顶部具有硬掩膜层的硅层的步骤包括:在所述半导体衬底上沉积形成硬掩膜层；通过旋涂、曝光、显影工艺形成具有所述硅层的顶部图案的光刻胶层；蚀刻去除未被所述光刻胶层遮蔽的硬掩膜层，形成具有所述硅层的顶部图案的硬掩膜层；通过灰化工艺去除所述光刻胶层；以所述具有所述硅层的顶部图案的硬掩膜层为掩膜，蚀刻所述半导体衬底，以形成所述硅层。
[0007]进一步，所述硬掩膜层的厚度为20-500埃,所述娃层的宽度为5_50nm,所述娃层的高度为5-50nm，所述硬掩膜层的材料为氮化硅或氮氧化硅。
[0008]进一步，所述牺牲材料层的厚度为2_50nm，所述牺牲材料层的材料为氮化硅或氮氧化硅。
[0009]进一步，所述离子注入的注入离子为砷或者磷，注入剂量大于1.0 X e18离子/平方厘米，注入能量为2-50KeV，注入离子的入射方向相对于与所述半导体衬底相垂直的方向之间的角度为0-7度，所述退火的温度高于1000°C。
[0010]进一步，去除所述离子注入区实施的所述湿法蚀刻的腐蚀液为对于所述离子注入区和所述半导体衬底的未形成掺杂离子的部分具有高选择性的化学物质。
[0011]进一步，所述湿法蚀刻的腐蚀液为浓度为1:10的稀释的HF酸。
[0012]进一步，采用湿法蚀刻工艺实施对所述剩余的所述牺牲材料层和所述硬掩膜层的去除。
[0013]进一步，所述湿法蚀刻的腐蚀液为磷酸
[0014]根据本发明，形成硅纳米线结构所需实施的光刻、蚀刻等工艺的工艺窗口更大，工艺简单易行，工艺精度更容易控制。
【附图说明】
[0015]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0016]附图中:
[0017]图1A-图1E为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的俯视图；
[0018]图2A-图2E为分别对应于图1A-图1E的沿着半导体衬底的中部与硅纳米线结构相垂直的走向得到的器件的示意性剖面图；
[0019]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的硅纳米线结构的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例]
[0024]参照图1A-图1E和图2A-图2E，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的俯视图和对应的沿着半导体衬底的中部与硅纳米线结构相垂直的走向得到的器件的示意性剖面图。
[0025]首先，如图1A和图2A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。
[0026]接下来，在半导体衬底100上形成用于构成硅纳米线结构的硅层101，且硅层101的顶部形成有硬掩膜层102。在本实施例中，形成顶部具有硬掩膜层102的硅层101的工艺步骤包括:在半导体衬底100上沉积形成硬掩膜层102，其构成材料优选氮化硅或氮氧化硅；通过旋涂、曝光、显影等工艺形成具有硅层101的顶部图案的光刻胶层；蚀刻去除未被所述光刻胶层遮蔽的硬掩膜层102，形成具有硅层101的顶部图案的硬掩膜层102 ;通过灰化工艺去除所述光刻胶层；以具有硅层101的顶部图案的硬掩膜层102为掩膜，蚀刻半导体衬底100，以形成硅层101。硬掩膜层102的厚度为20-500埃，硅层101的宽度为5_50nm，娃层101的高度为5_50nm。
[0027]然后，在半导体衬底100上沉积形成牺牲材料层103，以覆盖硬掩膜层1