一种制作平面型vdmos的方法及平面型vdmos的制作方法
【技术领域】
[0001]本发明属于半导体芯片制造工艺技术领域，具体涉及一种制作平面型垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)的方法及平面型VDM0S。
【背景技术】
[0002]在半导体器件中，结型场效应电阻(JFET电阻)是随两个对应的PN结的耗尽区变化而变化的一种电阻。对于沟槽(TRENCH)型VDM0S、平面(PLANAR)型VDM0S，由于器件结构不同，在导通电阻(Rdson)方面，两者的性能差异主要为平面型VDMOS存在JFET电阻，而沟槽型VDMOS没有。所以在导通电阻方面，平面型VDMOS比沟槽型VDMOS要差，导致在低压大电流应用方面，平面型VDMOS性能较差。但是沟槽型VDMOS工艺要比平面型VDMOS复杂，如果平面型VDMOS能够解决JFET电阻问题，就可以在较低工艺难度/较低成本的情况下，应用到之前沟槽型VDMOS所应用的环境中。
[0003]现有技术的常规做法是:首先，在衬底层上生长外延层时，外延层各个区域的电阻率恒定，即掺杂的离子浓度恒定，如图1所示；然后为了降低结型场效应对导通电阻的影响，在生长完外延层之后，需要专门在外延层上进行一次离子注入掺杂并采用高温退火驱入，从而在外延层中的一定深度区域，降低其电阻率，如图2所示。再继续完成器件VDMOS的其他结构，最后形成的器件如图3所示。
[0004]显然，在现有技术中，采用离子注入掺杂和高温退火驱入的工艺来降低平面型VDMOS的JFET电阻，工艺复杂、耗时较长，因而提高了制造平面型VDMOS的成本。
【发明内容】
[0005](一)要解决的技术问题
[0006]本发明要解决的技术问题就是如何以一种简单易行的工艺来降低平面型VDMOS的JFET电阻。
[0007](二)技术方案
[0008]为了解决上述技术问题，根据本发明的第一方面，本发明提供了一种制作平面型VDMOS的方法，该方法包括以下步骤:
[0009]步骤S1:提供衬底；
[0010]步骤S2:在衬底上开始生长外延层，同时开始以预定的掺杂浓度进行掺杂；
[0011]步骤S3:在生长外延层处于预定的厚度区间期间，增大掺杂浓度；
[0012]步骤S4 ;在生长外延层超出预定的厚度区间之后，恢复到预定的掺杂浓度进行掺杂，完成外延层的生长。
[0013]步骤S5:在外延层上制作平面型VDMOS的其他结构，完成平面型VDMOS的制作。
[0014]优选地，衬底为N型衬底，外延层为N型外延层，掺杂为N掺杂。
[0015]优选地，衬底为P型衬底，外延层为P型外延层，掺杂为P掺杂。
[0016]优选地，步骤S2中生长外延层所采用的方式为化学气相淀积法。
[0017]优选地，步骤S3中增大掺杂浓度的方式是增加掺杂气体的流速、增加掺杂气体中掺杂离子的浓度或同时采用以上两种方式。
[0018]优选地，所述预定的厚度区间的最深处为制作完成后的平面型VDMOS的P-体区的深度的三分之二，最浅处为制作完成后的平面型VDMOS的P-体区的深度的三分之一。
[0019]优选地，所述预定的厚度区间的最深处为制作完成后的平面型VDMOS的N-体区的深度的三分之二，最浅处为制作完成后的平面型VDMOS的N-体区的深度的三分之一。
[0020]优选地，在步骤S3中，当生长外延层处于预定的厚度区间的最深处和中间位置之间时，从预定的掺杂浓度开始逐渐增大掺杂浓度，当生长外延层处于预定的厚度区间的中间位置和最浅处之间时，逐渐减小掺杂浓度到预定的掺杂浓度。
[0021]优选地，在步骤S3中，当生长外延层处于预定的厚度区间时，掺杂浓度在预定的掺杂浓度上增加一个预定的增量。
[0022]根据本发明的另一方面，公开了一种平面型VDM0S，该平面型VDMOS由上述方法制成，其外延层中包括一个电阻率低于其他区域的厚度区域。
[0023](三)有益效果
[0024]与现有技术相比，本发明在生长外延层的同时，通过局部加大掺杂浓度制作出低电阻区域，并不需要额外增加的工艺。只需要调节生长外延层过程中的掺杂浓度就可以。这样在制作平面型VDMOS时，省去了专门制作外延层低电阻区域的离子注入掺杂工艺和高温退火驱入工艺，降低了工艺复杂程度，节约了制造成本。
【附图说明】
[0025]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为现有技术的在衬底上生长外延层的剖面结构示意图；
[0027]图2为现有技术的在外延层中优化JFET电阻的剖面结构示意图；
[0028]图3为按现有技术制作的平面型VDMOS的剖面结构示意图；
[0029]图4为根据本发明一个实施例的制作平面型VDMOS的方法的流程图；
[0030]图5为根据本发明一个实施例生长完外延层之后的剖面结构示意图。
[0031]图6为根据本发明一个实施例制作的平面型VDMOS的剖面结构示意图；
[0032]图7为根据本发明另一个实施例生长完外延层之后的剖面结构示意图；
[0033]图8为根据本发明另一个实施例制作的平面型VDMOS的剖面结构示意图。
【具体实施方式】
[0034]下面结合附图和实施例对本发明的实施方式作进一步详细描述。以下实施例仅用于说明本发明，但不能用来限制本发明的范围。
[0035]下面以一个实施例来详细说明制作平面型VDMOS的方法。图4示出了该方法的总体流程，具体步骤如下:
[0036]步骤S1:提供衬底。如图5所不,提供的衬底为N型衬底,衬底例如为娃衬底、错娃衬底等。
[0037]步骤S2:在衬底上开始生长外延层，同时开始以预定的掺杂浓度进行掺杂。如图5所示，在N型衬底上生长的外延层为N型外延层。生长的方式例如为化学气相淀积法，通过含有掺杂离子的掺杂气体进行掺杂，在掺杂气体中掺杂离子为预定的掺杂浓度。掺杂离子例如为磷离子、硫离子等N型掺杂离子。
[0038]步骤S3:在生长外延层处于预定的厚度区间期间，增大掺杂浓度。参看图5、6，所述预定的厚度区间的最深处为制作完成后的平面型VDMOS的P-体区的