用于纳米线晶体管的漏电减少结构的制作方法
【技术领域】
[0001]本说明书的实施例通常涉及纳米线微电子器件领域，并且更具体地来说，涉及在微电子衬底与形成于其上的纳米线晶体管之间具有垫层以大量减少或消除NMOS结构和PMOS结构的漏电的纳米线结构。
【背景技术】
[0002]集成电路组件的较高性能、较低成本、增长的微型化以及集成电路较高的封装密度是微电子产业对于制备微电子器件的持续目标。随着这些目标被实现，微电子器件按比例缩小(即，变得较小)，这增加了对来自每个集成电路组件的最佳性能的需要。
[0003]随着微电子器件的尺寸按比例缩小经过15纳米(nm)节点而保持迀移率的提高和短沟道控制在微电子器件制备中提供了挑战。纳米线可用于制备提供提高的短沟道控制的微电子器件。例如，硅锗(SixGe1 J纳米线沟道结构(其中x〈0.5)提供了可观的Eg下的迀移率的提高，其适合于在利用较高电压工作的许多常规产品中使用。此外，硅锗(SixGelx)纳米线沟道(其中x>0.5)提供了较低Egs下的迀移率的提高(例如，适合于移动/手持域中的低电压产品)。
[0004]已经尝试了许多不同的技术来制备基于纳米线的器件并设定其尺寸。然而，在晶体管漏电和栅极电容领域中可能仍然需要改进。
【附图说明】
[0005]在说明书的结论部分中具体指出并明显要求了本公开内容的主题。根据下面结合附图进行的描述和所附权利要求，本公开内容的前述特点和其它特点将变得更加充分明显。能够理解，附图仅仅描绘了根据本公开内容的几个实施例，并且因此并不被认为限定了本公开内容范围。通过使用附图，本公开内容将被描述为具有另外的特征和细节，以使得可以更容易地确定本公开内容的优势，其中:
[0006]图1是纳米线晶体管的斜视图。
[0007]图2是通常沿着图1中的线2-2观察的附接NMOS纳米线晶体管和PMOS纳米线晶体管的侧面横截面视图。
[0008]图3-6是根据本说明书实施例在微电子衬底上形成高掺杂垫层的工艺的侧面横截面视图。
[0009]图7-9是根据本说明书另一个实施例在微电子衬底上形成高掺杂垫层的工艺的侧面横截面视图。
[0010]图10是根据本说明书实施例的形成在高掺杂垫层上的叠置层的侧面横截面视图。
[0011]图11是根据本说明书实施例的形成在高掺杂垫层上的低掺杂垫层的侧面横截面视图。
[0012]图12是根据本说明书实施例的形成在图11的低掺杂垫层上的叠置层的侧面横截面视图。
[0013]图13-22是根据本说明书实施例的形成纳米线晶体管的工艺的斜视图。
[0014]图23是根据本说明书实施例的制备微电子器件的工艺的流程图。
[0015]图24例示了根据本说明书的一种实现方式的计算设备。
【具体实施方式】
[0016]在下面的详细描述中，参照了附图，这些附图通过例示的方式示出了其中可以实施所要求的主题的具体实施例。充分详细描述了这些实施例，以使得本领域技术人员能够实施该主题。要理解的是，尽管各个实施例不同，但并非必须互相排除。例如，在不脱离所要求的主题的精神和范围的情况下，本文结合一个实施例所描述的具体特点、结构或特性可以在其它实施例中实现。本说明书中提到的“一个实施例”或“实施例”意味着结合该实施例所描述的具体特点、结构或特性被包括在本说明书内所包含的至少一种实现方式中。因此，使用短语“一个实施例”或“在实施例中”并非必须指代相同的实施例。此外，要理解的是，在不脱离所要求的主题的精神和范围的情况下，可以对每个公开的实施例内的个体元件的位置或布置进行修改。因此，下面的详细描述并不是在限制性意义上进行理解，并且主题的范围仅由适当地进行解释的所附权利要求以及权利要求具有的等同方式的全部范围来定义。在附图中，贯穿数个视图，类似的标记指代相同或相似的元件或功能性，并且本文所描绘的这些元件并非必须彼此按比例缩放，而是可以将个体元件扩大或缩小以便在本说明书的背景下更容易地理解这些元件。
[0017]图1例示了微电子结构的实施例，例如纳米线器件结构。如所例示的，可以在衬底110上形成纳米线晶体管100。纳米线晶体管100可以包括源极结构120和漏极结构130，漏极结构130与源极结构120间隔开。多条未掺杂的沟道纳米线(例示为元件HOpHO2和1403，并且可以在本文中被共同称为“纳米线140n”)可以在源极结构120与漏极结构130之间延伸，其中纳米线140n可以垂直对齐(例如，Z-方向)并彼此间隔开。栅极结构150可以包围纳米线140n，其中，栅极结构150可以被在其相对侧上的间隔体160约束。如所例示出的，层间电介质材料170可以大幅包围源极结构120和漏极结构130。随后将讨论用以形成纳米线晶体管100所利用的材料以及所执行的工艺。
[0018]如图2中所示出的，如本领域技术人员将理解的，图1的纳米线晶体管100可以被形成为N-型金属氧化物半导体器件或者NMOS纳米线晶体管(标记为“ 10nmos")，或者P-型金属氧化物半导体器件或PMOS纳米线晶体管(标记为“100_s”)。应当理解，NMOS纳米线晶体管100_和PMOS纳米线晶体管100 _可形成在相同的微电子衬底110上，并可以连接到单个电路中，它们被共同称为互补型金属氧化物半导体器件(标记为“CMOS”)。在PMOS纳米晶体管100_或者NMOS纳米线晶体管100 _的操作中，在栅极结构150的底部处(即，用圆圈L例示的栅极电极150邻近微电子衬底110的区域)会发生漏电和高栅极电容。
[0019]本说明书的实施例涉及具有形成在纳米线晶体管与微电子衬底之间的高掺杂垫层的纳米线器件，纳米线晶体管形成在微电子衬底上，其中，高掺杂垫层可以减小或基本上消除漏电和高栅极电容，漏电和高栅极电容可以发生在纳米线晶体管的栅极结构的底部部分。由于形成高掺杂垫层可能在纳米线晶体管的源极结构与漏极结构之间的界面处引起栅极感应的漏极漏电，因此可以在高掺杂垫层与纳米线晶体管之间形成薄的未掺杂或低掺杂材料层，以减小或基本上消除这种栅极感应的漏极漏电。
[0020]图3-6例示了根据本说明书的一个实施例的制备高掺杂垫层的实施例。如图3中所例示的，微电子衬底110可以由任何适当的材料来提供或形成。在一个实施例中，微电子衬底110可以是由单晶材料组成的块状衬底，单晶材料可以包括但不限于硅、锗、硅-锗或II1-V合成半导体材料。在其它实施例中，微电子衬底110可以包括绝缘体上硅衬底(SOI)，其中，由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的上部绝缘层被设置在块状衬底上。或者，微电子衬底110可以直接由块状衬底形成，并使用局部氧化来形成电气绝缘的部分以代替上面所描述的上部绝缘层。
[0021]如在图3中还例示出的，微电子衬底110的部分(其中可以形成至少一个PMOS纳米线晶体管(见图2的元件10pmqs))可以使用任何适当的第一掩蔽材料102来掩蔽，第一掩蔽材料102包括但不限于光刻胶材料，例如聚甲基丙烯酸甲酯、聚甲基戊二酰亚胺、酚醛树脂等等。其中可以形成NMOS纳米线晶体管(见图2的元件100_s)的微电子衬底110的未掩蔽部分可以使用至少一种P-型掺杂物来进行离子注入(图3中用箭头112例示)，以形成高P-掺杂的垫层114 (如在图4中所示出的)，P_型掺杂物可以包括(但不限于)磷、砷和锑。如图4中还示出的，可以去除图3中的第一掩蔽材料102。如在图5中所示出的，其中可以形成至少一个NMOS纳米线晶体管(见图2的元件100_s)的微电子衬底110的部分可以使用任何适当的第二掩蔽材料104 (例如关于第一掩蔽材料102所描述的)来掩蔽。其中可以形成PMOS纳米线晶体管(见图2的元件10pmqs)的微电子衬底110的未掩蔽部分可以使用至少一种N-型掺杂物来进行离子注入(图5中用箭头116例示)，以形成高N-掺杂的垫层118 (如在图6中所示出的)，N-型掺杂物可以包括(但不限于)硼、铝和镓。如在图6中还示出的，可以去除图5中的第二掩蔽材料104。可以使用任何公知技术来实现第一掩蔽材料102和第二掩蔽材料104的去除，包括但不限于化学剥离和灰化(氟或氧中的等呙子体)。
[0022]如在图7中所例示出的，在本说明书的另一个实施例中，微电子衬底110的部分(其中将形成至少一个PMOS纳米线晶体管(见图2的元件100_s))可以使用任何适当的第一掩蔽材料102来掩蔽。其中将形成NMOS晶体管(见图2的元件100_s)的微电子衬底110的未掩蔽部分可以具有形成于其上的高P-掺杂的垫层114。如在图7中还示出的，高P-掺杂垫层114可以被外延沉积(例如通过化学气相沉积)到微电子衬底110上。高P-掺杂垫层114可以是单晶薄膜(例如硅)，其中，微电子衬底110充当晶种，并且高P-掺杂垫层114具有微电子衬底110的晶格结构和取向。对本领域技术人员来说将理解的是，可以使用外延生长/注入/反掺杂/高掺杂扩散薄膜的任意组合来将高P-掺