薄膜晶体管的制作方法

薄膜晶体管的制作方法
【专利摘要】本发明提供一种具有极高的迁移率、且应力耐受性也优异、并且湿蚀刻特性等也良好的薄膜晶体管。本发明的薄膜晶体管在基板上依次具有栅电极、栅极绝缘膜、氧化物半导体层、源?漏电极和保护源?漏电极的保护膜，氧化物半导体层具有In、Ga、Zn、Sn和O的第一氧化物半导体层与In、Ga、Sn和O的第二氧化物半导体层的层叠结构，第二氧化物半导体层在栅极绝缘膜上形成，第一氧化物半导体层在第二氧化物半导体层与保护膜之间形成，且构成第一氧化物半导体层和第二氧化物半导体层的各金属元素的含量相对于全部金属元素的含量的原子比均控制为规定的比率。
【专利说明】
薄膜晶体管
技术领域
[0001] 本发明涉及用于液晶显示器、有机EL显示器等显示装置的薄膜晶体管(thin film transistor、TFT)〇
【背景技术】
[0002] 氧化物半导体与通用的非晶硅(a-Si)相比迀移率高，光学带隙大，能以低温成膜。 因此，期待其面向要求大型、高分辨率、高速驱动的新一代显示器、耐热性低的树脂基板等 的应用。例如，作为上述氧化物半导体，通常使用由铟、镓、锌和氧构成的非晶氧化物半导体 (In-Ga-Zn-O、以下有时称为"IGZ0"。）（专利文献1)。
[0003] 近年来，在氧化物半导体中，向进一步高迀移率化的要求特性变强。例如，如果能 将氧化物半导体的迀移率提高到低温聚娃半导体(Low-temperature Poly Silicon、LTPS) 的迀移率水平(大概40~100cm2/Vs左右），就能用上述氧化物半导体来制作PM0S(Positive channel Metal Oxide Semiconductor)晶体管、CMOS(Complementary Metal Oxide Semi conduc tor)晶体管。结果，可以实现能够减小包围液晶面板的边框的宽度的窄边框化、 面板的低成本化等等，非常有用。
[0004] 此外，对于使用氧化物半导体的TFT，要求电压施加、光照等应力施加前后的阈值 电压的变化量小，即应力耐受性优异。例如，指出了如下问题:在对栅电极持续施加电压时 或持续照射开始光吸收的蓝色带时，在TFT的栅极绝缘膜与氧化物半导体层的界面电荷被 捕获，由于氧化物半导体层内部的电荷的变化，而阈值电压向负侧大幅变化(位移），由此， TFT的开关特性变化。另外，在液晶面板驱动时或对栅电极施加负偏压使像素点亮时等，从 液晶单元漏出的光照射在TFT上，该光给TFT带来应力，成为图像不均、TFT特性劣化的原因。 实际使用TFT时，若由于光照、电压施加导致的应力而开关特性变化，则招致显示装置自身 的可靠性降低。
[0005] 另外，有机EL显示器中也同样，来自发光层的漏光照射在半导体层上，产生阈值电 压等的值发生偏差的问题。
[0006] 像这样尤其阈值电压的位移会招致具备TFT的液晶显示器、有机EL显示器等显示 装置自身的可靠性降低，因此迫切需要提高应力耐受性。
[0007] 此外，在制作具备氧化物半导体薄膜、和其上的源-漏电极的TFT基板时，氧化物半 导体薄膜暴露于各种药剂，因此还要求对这些药剂具有耐受性。例如在氧化物半导体薄膜 上形成源-漏电极时，进行基于干蚀刻或湿蚀刻的蚀刻和光刻。湿蚀刻中，使用湿蚀刻液。另 外，光刻中，为了除去、清洗抗蚀剂而使用抗蚀剂剥离液。
[0008] 例如利用湿蚀刻形成氧化物半导体薄膜和源-漏电极的情况下，对上述氧化物半 导体薄膜要求下述(A)和(BI)两个特性。
[0009] (A)氧化物半导体薄膜对氧化物半导体加工用湿蚀刻液具有优异的可溶性 [0010]即，要求利用对氧化物半导体薄膜进行加工时使用的草酸等有机酸系湿蚀刻液， 以适当的速度蚀刻所述氧化物半导体薄膜，能够无残渣地进行图案化。
[0011] (BI)氧化物半导体薄膜相对于源-漏电极用湿蚀刻液为不溶性
[0012] 即，利用对氧化物半导体薄膜上成膜的源-漏电极用布线膜进行加工时使用的湿 蚀刻液(例如包含磷酸、硝酸、乙酸等的无机酸），以适当的速度蚀刻源-漏电极。此时，要求 不会发生上述氧化物半导体薄膜的表面(背沟道)侧被上述湿蚀刻液削蚀、或受到损伤而 TFT特性、应力耐受性降低。
[0013] 利用湿蚀刻液的蚀刻的程度(蚀刻速度)根据湿蚀刻液的种类也不同。上述IGZO相 对于草酸等有机酸系湿蚀刻液具有优异的可溶性，相对于例如磷酸、硝酸、乙酸等那样的无 机酸系湿蚀刻液的可溶性也高，极其容易被无机酸系湿蚀刻液蚀刻。即，IGZO的上述(A)的 氧化物半导体薄膜加工时的湿蚀刻性优异，但上述(BI)的源-漏电极加工时的湿蚀刻耐受 性差。因此，在利用源-漏电极的湿蚀刻液进行加工时，存在IGZO膜消失而TFT的制作困难、 或TFT特性等降低的问题。为了解决这样的问题，作为源-漏电极用湿蚀刻液，也在研究使用 不蚀刻IGZO的药剂，例如NH 4F与出02的混合液，上述药剂的寿命短，不稳定，因此批量生产性 差。
[0014] 伴随上述(BI)的源-漏电极的湿蚀刻而来的TFT特性等的降低尤其可以在图1所示 那样的没有蚀刻阻挡层的背沟道蚀刻(Back ChanneI Etch、BCE)结构的TFT中发现。
[0015] 即，使用了氧化物半导体的底栅极TFT的结构大致分为图1所示的没有蚀刻阻挡层 的背沟道蚀刻型（以下称为BCE型TFT。）、和图2所示的具有蚀刻阻挡层8的蚀刻阻挡型(Etch Stop Layer型、以下称为ESL型TFT。）这两种。
[0016] 图2的ESL型TFT中的蚀刻阻挡层8以防止对源-漏电极5实施蚀刻时氧化物半导体 层4受到损伤而晶体管特性降低为目的而形成。根据图2,在源-漏电极加工时对半导体层表 面的损伤少，因此容易得到良好的TFT特性。作为上述蚀刻阻挡层，一般使用SiO 2等绝缘膜。
[0017] 与此相对，在图1的BCE型TFT中，没有蚀刻阻挡层，因此能简化工序数，生产率优 异。即，根据制造方法，有时在蚀刻时就算不设置蚀刻阻挡层也不会对氧化物半导体层4带 来损伤。例如，通过剥离（lift off)法加工源-漏电极5的情况下，对氧化物半导体层4没有 损伤，因此不需要蚀刻阻挡层。这种情况下，使用图1的BCE型TFT。或者在使用按照即使没有 蚀刻阻挡层也能发挥良好的TFT特性的方式开发的特别的湿蚀刻液的情况下，可以使用图1 的BCE型TFT。
[0018] 如上所述从TFT的制作成本削减和工序简化的观点出发，推荐使用没有蚀刻阻挡 层的图1的BCE型TFT，但非常担心上述湿蚀刻时的问题。当然，在图2的ESL型TFT中，根据湿 蚀刻液的种类，也有可能产生上述问题。
[0019] 需要说明的是，上述(BI)中记载了用湿蚀刻液对源-漏电极进行湿蚀刻时的问题， 与上述同样的问题在以干蚀刻对源-漏电极进行蚀刻时也可以看到。另外，源-漏电极通过 光刻和蚀刻而形成，在使用抗蚀剂剥离液(例如，含胺的碱性水系抗蚀剂剥离液、非水系的 抗蚀剂剥离液)除去、或清洗抗蚀剂时也可以看到。
[0020] BCE型TFT中，作为抑制氧化物半导体层的损伤的技术，例如提出了下述专利文献2 ~4的技术。这些技术中，通过在氧化物半导体层与源-漏电极之间形成牺牲层或陷入部，来 抑制对氧化物半导体层的损伤。然而，为了形成上述牺牲层或陷入部，需要增加工序。另外， 非专利文献1中，表示要除去氧化物半导体层表面的损伤层，但难以均匀地除去损伤层。 [0021 ]现有技术文献
[0022] 专利文献
[0023] 专利文献1:日本专利第4568828号公报
[0024] 专利文献2:日本特开2012-146956号公报
[0025] 专利文献3:日本特开2011-54812号公报
[0026] 专利文献4:日本特开2009-4787号公报 [0027]非专利文献
[0028] 非专利文献I et.al，Electrochem.Solid_State Lett. 12(4)，H95_H97 (2009)

【发明内容】

[0029] 发明要解决的问题
[0030] 本发明鉴于上述问题而完成，其目的在于，在没有蚀刻阻挡层的BCE型的TFT中，提 供一种具备如下半导体层用氧化物的TFT，所述半导体层用氧化物具有极高的迀移率，且对 于光、偏压应力等的阈值电压的变化量小而应力耐受性优异，并且(A)对氧化物半导体加工 用湿蚀刻液具有优异的可溶性，（B)通过蚀刻（包括湿蚀刻、干蚀刻这二者）和光刻法形成 源-漏电极时，蚀刻耐受性、和对抗蚀剂剥离液的耐受性这二者优异。
[0031] 另外，本发明的目的在于，在具有蚀刻阻挡层的ESL型的TFT中，也提供一种具备如 下半导体层用氧化物的TFT，所述半导体层用氧化物具有极高的迀移率，且应力耐受性优 异，并且(A)对氧化物半导体加工用湿蚀刻液具有优异的可溶性。
[0032]用于解决问题的手段
[0033]能够解决上述课题的本发明的第一 BCE型TFT的主旨在于，其是在基板上至少依次 具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极和保护所述源-漏电极的保护膜的 TFT，所述氧化物半导体层是具有由111、6&、211、511和0构成的第一氧化物半导体层、以及由 In、Ga、Sn和0构成的第二氧化物半导体层的层叠体，所述第二氧化物半导体层在所述栅极 绝缘膜上形成，并且所述第一氧化物半导体层在所述第二氧化物半导体层与所述保护膜之 间形成，且所述第一氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量之 比（原子比，以下相同）满足
[0034] Ga/(In+Ga) =0.50 以上且 0.80 以下、
[0035] Ga/ (In+Ga+Zn+Sn )=0.15 以上且 0.45 以下、
[0036] Sn/ (In+Ga+Zn+Sn )=0.05 以上且 0.25 以下，并且
[0037] 所述第二氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量之比 满足
[0038] In/(In+Ga) =0.60 以上且 0.75 以下、
[0039] In/(In+Ga+Sn) =0.30 以上且 0.58 以下、
[0040] Sn/ (In+Ga+Sn )=0.15 以上且 0.38 以下。
[0041]另外，能够解决上述课题的本发明的第二ESL型TFT的主旨在于，其是在基板上至 少依次具有栅电极、栅极绝缘膜、氧化物半导体层、蚀刻阻挡层、源-漏电极和保护所述源_ 漏电极的保护膜的TFT，所述氧化物半导体层是具有由111、6 &、211、511和0构成的第一氧化物 半导体层、以及由In、Ga、Sn和0构成的第二氧化物半导体层的层叠体，所述第二氧化物半导 体层在所述栅极绝缘膜上形成，并且所述第一氧化物半导体层在所述第二氧化物半导体层 与所述蚀刻阻挡层之间形成，且所述第一氧化物半导体层中，各金属元素的含量相对于全 部金属元素的含量之比满足
[0042] Ga/(In+Ga) =0.50 以上且 0.80 以下、
[0043] Ga/ (In+Ga+Zn+Sn )=0.15 以上且 0.45 以下、
[0044] Sn/ (In+Ga+Zn+Sn )=0.05 以上且 0.25 以下，并且
[0045]所述第二氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量之比 满足
[0046] In/(In+Ga) =0.60 以上且 0.75 以下、
[0047] In/(In+Ga+Sn) =0.30 以上且 0.58 以下、
[0048] Sn/(In+Ga+Sn) =0.15 以上且 0.38 以下。
[0049]本发明的优选实施方式中，所述第二氧化物半导体层的厚度为5nm以上。
[0050]本发明的优选实施方式中，通过所述源-漏电极用膜的蚀刻和光刻法形成所述源-漏电极时，使用抗蚀剂剥离液。
[0051 ]本发明的优选实施方式中，以湿蚀刻或干蚀刻进行所述蚀刻。
[0052]本发明的优选实施方式中，以使用酸系蚀刻液的湿蚀刻进行所述蚀刻。
[0053]本发明的优选实施方式中，所述源-漏电极用膜由选自Mo、Mo合金、Ti、Ti合金中的 至少一种的金属膜构成。
[0054]本发明的优选实施方式中，所述源-漏电极用膜是从氧化物半导体层侧开始依次 包含选自Mo、Mo合金、Ti、Ti合金中的至少一种的金属膜;与选自Al、Al合金、Cu和Cu合金中 的至少一种的金属膜的层叠结构的层叠膜。
[0055]本发明中，还包括具备上述任一项所述的TFT的显示装置。
[0056]发明效果
[0057]根据本发明，在没有蚀刻阻挡层的BCE型TFT中，可以提供一种具备如下半导体层 用氧化物的TFT，所述半导体层用氧化物的迀移率极高为40cm2/Vs以上，且应力耐受性(光 照和负偏压施加前后的阈值电压的位移量小)优异，并且(A)对氧化物半导体加工用湿蚀刻 液具有优异的可溶性(湿蚀刻性），（B)对使用源-漏电极用湿蚀刻液的湿蚀刻、或基于干蚀 刻的蚀刻、以及光刻时使用的抗蚀剂剥离液具有优异的耐受性(蚀刻耐受性、光致抗蚀剂剥 离液耐受性）。
[0058]另外，在具有蚀刻阻挡层的ESL型的TFT中，也可以提供一种具备如下半导体层用 氧化物的TFT，所述半导体层用氧化物的迀移率也极高为40cm2/Vs以上，且TFT的开关特性 和应力耐受性优异，并且湿蚀刻特性、即(A)对氧化物半导体加工用湿蚀刻液具有优异的可 溶性(湿蚀刻性）。
【附图说明】
[0059]图1为用于说明以往的具备氧化物半导体层(单层)的BCE型TFT的示意性截面图。 [0060]图2为用于说明以往的具备氧化物半导体层(单层)的ESL型TFT的示意性截面图。 [0061]图3为用于说明具备第二氧化物半导体层(从基板侧来看为下侧)和第一氧化物半 导体层的层叠体(从基板侧来看为上侧)作为本发明中使用的氧化物半导体层的BCE型TFT 的示意性截面图。
[0062] 图4为用于说明具备第二氧化物半导体层(从基板侧来看为下侧)和第一氧化物半 导体层的层叠体(从基板侧来看为上侧)作为本发明中使用的氧化物半导体层的ESL型TFT 的示意性截面图。
【具体实施方式】
[0063] 本发明人等为了解决上述课题，反复进行了研究。其结果是，发现作为在栅极绝缘 膜、与保护源-漏电极的保护膜或蚀刻阻挡层之间形成的氧化物半导体层的材料，若使用从 栅极绝缘膜侧开始依次层叠有由规定的金属比组成构成的In、Ga和Sn的氧化物（以下，简称 "161'0"，或者有时记为"第二氧化物半导体层"。）、以及由规定的金属比组成构成的11 1、6&、 Zn和Sn的氧化物（以下，简称"IGZT0"，或者有时记为"第一氧化物半导体层"。）的层叠体，则 可以达成预期的目的，从而完成本发明。
[0064] 在本说明书中，第一或第二氧化物半导体层中，各金属元素的含量相对于全部金 属元素的含量之比（原子比）有时仅简记为"金属元素比"。
[0065] 另外，在本说明书中，将源电极和漏电极总称为源-漏电极。
[0066] 本说明书中"迀移率高"是指，利用后述的实施例中记载的方法测定迀移率时，迀 移率为40cm2/Vs以上。
[0067] 本说明书中"应力耐受性优异"是指，边利用后述的实施例中记载的方法对试料照 射白色光，边持续对栅电极施加负偏压的应力施加试验进行2小时时，应力施加试验前后的 阈值电压(Vth)的位移量△ Vth (绝对值)为5. OV以下。
[0068] 本说明书中"湿蚀刻特性优异"在没有蚀刻阻挡层的BCE型TFT的情况，是指下述 (A)湿蚀刻性优异、以及(BI)湿蚀刻耐受性优异这二者。另外，在具有蚀刻阻挡层的ESL型 TFT的情况下，是指下述(A)湿蚀刻性优异。需要说明的是，以下，有时将湿蚀刻性和湿蚀刻 耐受性总称为"湿蚀刻特性"。
[0069] (A)对氧化物半导体加工用湿蚀刻液具有优异的可溶性(湿蚀刻性优异）
[0070] 具体来说，利用对氧化物半导体薄膜进行加工时使用的草酸等有机酸系湿蚀刻 液，以基本同等程度(0.1~4倍)的蚀刻速率蚀刻具有本发明的层叠结构的氧化物半导体薄 膜的第一、第二氧化物半导体层，能够无残渣地进行图案化。作为氧化物半导体加工用湿蚀 刻液，除了上述之外，可例示盐酸和硝酸的混合系湿蚀刻液等。这些可以使用市售品，例如， 可例示关东化学公司制"IT0-07N"（草酸与水的混合液)等。
[0071] (BI)以湿蚀刻液将源-漏电极图案化时，源-漏电极被蚀刻，而氧化物半导体层相 对于上述湿蚀刻液为不溶性(湿蚀刻耐受性优异）
[0072] 本说明书中，为了测定的简便化，在基板上仅将第一氧化物半导体薄膜成膜，测定 用源-漏电极用湿蚀刻液图案化时的蚀刻速度，此时的第一氧化物半导体层的蚀刻速度若 为源-漏电极的蚀刻速度的1/2以下，则评价为对源-漏电极用湿蚀刻液的湿蚀刻耐受性优 异。若具有上述范围的蚀刻速度，则氧化物半导体薄膜难以被上述湿蚀刻液蚀刻，因此不会 发生氧化物半导体层的表面(背沟道)侧被上述湿蚀刻液削蚀，或受到损伤而TFT特性、应力 耐受性降低。
[0073] 本发明中使用的源-漏电极用湿蚀刻液的种类没有特别限定，可例示酸系的蚀刻 液(例如包含磷酸、硝酸、乙酸等的无机酸;包含硫酸、硝酸等的无机酸;过氧化氢系的蚀刻 液)等。例如如后述的实施例所示，还可以使用磷酸:硝酸：乙酸:水的混酸液(PAN系）。它们 的组成可以适当调整。这些可以使用市售品，例如，可例示关东化学公司制的混酸蚀刻剂 (磷酸、硝酸和乙酸的混合液)等。
[0074] 本说明书中"蚀刻耐受性优异"是指，相对于湿蚀刻法、干蚀刻法二者的蚀刻耐受 性优异。如后述的实施例中证实，本发明的BCE型TFT不仅湿蚀刻耐受性优异，而且利用干蚀 刻法进行蚀刻时也不会发生减膜。因此，不会发生因蚀刻导致的TFT特性的劣化。
[0075] 本说明书中"抗蚀剂剥离液耐受性优异"是指，光刻法时，对于抗蚀剂的剥离、清洗 中使用的抗蚀剂剥离液的耐受性优异。如后述的实施例中证实，对于本发明的BCE型TFT而 言，即使氧化物半导体层暴露于通用的抗蚀剂剥离液，由于设有规定的第一氧化物半导体 层，因此氧化物半导体层不溶出，也可以得到氧化物半导体层的膜厚均匀的TFT。其结果是， 能够防止TFT特性的劣化。
[0076] 本发明中使用的抗蚀剂剥离液的种类没有特别限定，例如，可例示碱性水系抗蚀 剂剥离液、非水系抗蚀剂剥离液、抗蚀剂剥离后的水洗清洗(清洗工序）中使用的显影液等。 碱性水系抗蚀剂剥离液可以优选使用含胺的物质，例如，可以举出单乙醇胺、四甲基氢氧化 铵(TMAH)等。这些可以使用市售品。作为市售品，例如，可例示以下物质。在使用碱性水系抗 蚀剂剥离液的情况下，可以将这些市售品按照成为例如PHll~14左右的碱溶液的方式调整 后使用。当然，不限于此。
[0077]作为非水系抗蚀剂剥离液，东京应化工业株式会社制的"T0K106"和"PRS2000"（均 为单乙醇胺与二甲亚砜(DMSO)的混合溶液）
[0078] 作为碱性水系抗蚀剂剥离液，Nagase Chemtex制的N-321、东京应化制的"NMD-W"、 AZ Electronic Materials公司制的 "AZ-300MIF0'、Dongwoo Finechem公司制的 "PRS2000"
[0079] 以下，边对达到本发明的经过进行说明，边对本发明进行详述。
[0080] 如前所述，专利文献1等中记载的IGZO作为具有高迀移率的氧化物半导体层材料 是有用的。然而，本发明人为了提供比通用的IGZO的迀移率更高的材料，反复进行了研究。 其结果是，发现若使用以规定的金属元素比构成的IGT0,则能够达成40cm 2/Vs以上的高迀 移率。
[0081 ] 但是，根据工艺条件，上述IGTO有应力耐受性变得比IGZO还低，应力耐受性的稳定 性降低的风险。因此，本发明人为了提供维持使用上述IGTO带来的极高迀移率且难以受到 工艺条件的影响、应力耐受性稳定的氧化物半导体层材料，而进一步反复进行了研究。 [0082]其结果是，得知在形成使上述IGTO与由Si0 2、Al203、Hf02等绝缘体构成的保护膜 (BCE型TFT的情况）、或蚀刻阻挡层(ESL型TFT的情况）（以下，有时将这些统称为"氧化物系 绝缘体"。）直接接触的结构的情况下，IGTO与氧化物系绝缘体的界面由于异种材料的接触， 而容易在与IGZO的界面形成因氧缺陷造成的捕获能级。
[0083]由此进一步研究的结果发现，若在IGTO与氧化物绝缘体之间存在规定金属元素比 的IGZT0,而成为IGTO与IGZTO的层叠结构，则由于IGZTO难以在与氧化物系绝缘体的界面产 生氧缺陷，由此能够解决上述问题。
[0084] 即，本发明的特征在于，在氧化物系绝缘体与上述IGTO(第二氧化物半导体层)之 间，作为该IGTO的保护层，设置有规定金属元素比的IGZT0(第一氧化物半导体层）。尤其是 设置所述第一氧化物半导体层作为直接暴露于各种药剂等的氧化物半导体层的结果，确认 了上述IGTO变得不与氧化物系绝缘体直接接触，能够抑制因氧缺陷造成的捕获能级的形 成。
[0085]需要说明的是，构成第一氧化物半导体层的IGZT0、与构成第二氧化物半导体层的 IGTO在有无 Zn这点上，构成元素严格来说不同，除了Zn的元素是重复的。本发明中，如以下 详述，通过适当控制IGZTO的金属元素比，能够抑制上述的IGTO与氧化物系绝缘体的接触界 面处的捕获能级的形成。其结果是，IGTO的界面结构稳定化。
[0086]另外，氧化物半导体层整体的迀移率由于构成第二氧化物半导体层的IGTO而能够 充分确保，因此通过上述IGZTO的使用，基本不会使氧化物半导体层整体的迀移率等TFT特 性降低。因此，认为若形成上述的IGTO(第二氧化物半导体层)与IGZTO(第一氧化物半导体 层）的层叠结构，则可以维持使用IGTO带来的高迀移率，且由于IGZTO的存在而应力耐受性 也提尚。
[0087]此外，在本发明中，通过上述层叠结构，不会阻碍氧化物半导体层的湿蚀刻特性， 湿蚀刻特性也优异。即，BCE型TFT、ESL型TFT的本发明的氧化物半导体层都对氧化物半导体 加工用湿蚀刻液具有优异的可溶性(湿蚀刻性优异）。若将氧化物半导体层设为层叠结构， 则由于金属的种类、含量的不同而在形成布线图案时，产生在第一层和第二层处侧蚀刻量 不相同等不能图案化为所期望的形状等的问题。然而，本发明中，对于作为第一氧化物半导 体层使用的IGZT0、和作为第二氧化物半导体层使用的IGTO各自而言，由于适当地控制了金 属元素比，因此能够使第一氧化物半导体层与第二氧化物半导体层的蚀刻速率同等。其结 果是，对氧化物加工用湿蚀刻液可溶，且能够统一地蚀刻上述层叠结构。
[0088]另外，BCE型TFT的情况下，与源-漏电极直接接触的所述第一氧化物半导体层 (IGZTO)相对于源-漏电极用湿蚀刻液的不溶性高(湿蚀刻耐受性优异）。即，所述第一氧化 物半导体层难以被无机酸系湿蚀刻液蚀刻，因此不会发生氧化物半导体层的表面(背沟道） 侧被上述湿蚀刻液削蚀或受到损伤而TFT特性、应力耐受性降低。
[0089]此外，BCE型TFT的情况下，所述第一氧化物半导体层（IGZTO)与蚀刻的种类无关， 蚀刻耐受性都优异，以干蚀刻法对源-漏电极进行蚀刻时也能得到优异的TFT特性。此外， BCE型TFT的情况下，所述第一氧化物半导体层（IGZTO)的抗蚀剂剥离液耐受性也优异。
[0090] 以下，对于本发明中使用的第一和第二氧化物半导体层，进行详细说明。
[0091] 1.关于第一氧化物半导体；IGZTO
[0092]构成第一氧化物半导体层的各金属元素（111、6&、211、311)的各金属元素比（原子比） 如下。在此，主要从应力耐受性、湿蚀刻性、蚀刻耐受性、抗蚀剂剥离耐受性的确保的观点出 发，设定各比。
[0093] (l)Ga/(In+Ga) =0.50 以上且 0.80 以下
[0094] (2) Ga/ (In+Ga+Zn+Sn )=0.15 以上且 0.45 以下
[0095] (3) Sn/ (In+Ga+Zn+Sn )=0.05 以上且 0.25 以下
[0096]首先，对上式(2)的设定理由进行说明。
[0097] Ga是抑制氧缺陷的发生、对应力耐受性的提高有效的元素。为了有效地发挥这样 的作用，将Ga相对于全部金属元素之比的下限按照上式（2)设为0.15以上。优选为0.20以 上、更优选为〇. 25以上。但是，Ga若变得过剩，则成膜时使用的溅射靶的电导率降低，直流溅 射中的放电变得困难，成为放电不良、异常放电的原因。另外，若Ga量过多，则承担电子的电 导通路的In量、Sn量相对地降低，结果迀移率有可能降低。因此，将Ga相对于全部金属元素 之比的上限设为0.45以下。优选为0.40以下。
[0098]接着，对上式(3)的设定理由进行说明。
[0099] Sn是对湿蚀刻特性、蚀刻耐受性和抗蚀剂剥离液耐受性的提高、以及迀移率的增 加有用的元素。特别是若考虑向BCE型TFT的应用，则要求相对于源-漏电极用湿蚀刻液的不 溶性高。还要求通过干蚀刻法对源-漏电极进行蚀刻时的耐受性、对抗蚀剂剥离液的耐受性 也优异。本发明中，考虑蚀刻选择性等，将Sn相对于全部金属元素之比的下限设为0.05以 上。优选为0.10以上、更优选为0.15以上。但是，Sn若变得过剩，则蚀刻耐受性、抗蚀剂剥离 液耐受性降低，例如，对氧化物半导体加工用湿蚀刻液的湿蚀刻速率有时降低。特别是对于 作为氧化物半导体加工用湿蚀刻液通用的草酸等有机酸不溶，而不能加工氧化物半导体 层。因此，将Sn相对于全部金属元素之比的上限设为0.25以下。优选为0.20以下。
[0100]接着，对上式（1)的设定理由进行说明。
[0101] 本发明中，对于作为第一氧化物半导体层使用的IGZTO中的Ga，满足上式(2)，并且 Ga相对于除了Sn和Zn的In和Ga之比必须满足上式（1)。由此，确保高迀移率和良好的应力耐 受性。
[0102] SMn是对氧化物半导体层的导电性提高有效的元素，有助于迀移率的增加。导电 性强烈受In和Ga的影响，与Sn、Zn的含量无关，若In变多则导电性变高，若Ga多则导电性降 低。因此，本发明中，将上式⑵的左边表示的Ga/(In+Ga)的比的上限设为0.80以下。优选为 〇. 75以下、更优选为0.72以下。另一方面，应力耐受性也强烈受Ga和In的影响，若Ga变多则 应力耐受性提高，若In多则应力耐受性降低。因此，本发明中，将上式⑵的左边表示的Ga/ (In+Ga)的比的下限设为0.50以上。优选为0.60以上。
[0103]本发明中，以满足上式（1)~（3)为前提，优选In和Zn相对于全部金属元素之比满 足以下的范围。
[0104] In/(In+Ga+Zn+Sn):优选为0.10以上且0.25以下；更优选为0.15以上且0.20以下 [0105] Zn/(In+Ga+Zn+Sn):优选为0·20以上且0·60以下；更优选为0·25以上且0·50以下 [0106] 2.关于第二氧化物半导体:IGTO
[0107] 构成第二氧化物半导体层的各金属元素（In、Ga、Sn)的各金属元素比（原子比）如 下。在此，主要从确保本发明中规定的高迀移率的观点出发，设定各比。
[0108] (4)In/(In+Ga)=0.60 以上且 0.75 以下、
[0109] (5)In/(In+Ga+Sn)=0.30 以上且 0.58 以下、
[0110] (6)Sn/(In+Ga+Sn) =0.15 以上且 0.38 以下 [0111]首先，对上式(5)的设定理由进行说明。
[0112]如上所述In是有助于迀移率的提高的元素。为了得到本发明中规定的高迀移率， 将In相对于全部金属元素之比的下限设为0.30以上。优选为0.35以上、更优选为0.40以上。 但是，In的含量若过多则会导体化，因此将In相对于全部金属元素之比的上限设为0.58以 下。优选为0.55以下、更优选为0.50以下。
[0113]接着，对上式(6)的设定理由进行说明。
[0114]首先，Sn的含量若过多，则In量相对地降低，不能得到高迀移率，因此将Sn相对于 全部金属元素之比的上限设为0.38以下。优选为0.35以下、更优选为0.30以下。另一方面， Sn相对于全部金属元素之比的下限主要由与湿蚀刻特性和迀移率的关系决定。如前所述Sn 是有助于湿蚀刻性的提高的元素，若Sn量多则蚀刻加工性(蚀刻速度)降低。然而，本发明的 氧化物半导体层以第二氧化物半导体层（IGTO)为上层、以前述的第一氧化物半导体层 (IGZTO)为其下层而构成，因此若满足第一氧化物半导体的蚀刻速度> 第二氧化物半导体 层的蚀刻速度，则蚀刻形状成为顺锥形形状，不会阻碍湿蚀刻特性。干蚀刻的情况也同样。 考虑到这些，将Sn相对于全部金属元素之比的下限设为0.15以上。优选为0.18以上。
[0115]接着，对上式(4)的设定理由进行说明。
[0116] 本发明中，对于作为第二氧化物半导体层使用的IGTO中的In，必须满足上式（5)， 并且In相对于除了 Sn的In和Ga之比必须满足上式(4)。这是因为In量对于确保高迀移率是 有用的，但若Ga量变多，则迀移率有可能降低，适当控制In相对于In和Ga之比也是极为重要 的。
[0117] 为了稳定地确保高迀移率，将上式(4)的左边表示的In/(In+Ga)的比的下限设为 0.60以上。优选为0.62以上、更优选为0.65以上。另一方面，为了抑制因过剩的In量导致的 导体化，将上述In的比设为0.75以下。优选为0.73以下、更优选为0.71以下。
[0118] 本发明中，以满足上式(4)~(6)为前提，优选Ga相对于全部金属元素之比满足以 下的范围。
[0119] Ga/(In+Ga+Sn):优选为0.20以上、0.35以下；更优选为0.24以上、0.30以下；进一 步优选为0.27以下。
[0120] 以上，对赋予本发明特征的第一和第二氧化物半导体层的金属元素比进行了说 明。
[0121] 本发明中，所述第二氧化物半导体层的厚度对于BCE型TFT、ESL型TFT而言都没有 特别限定，但若第二氧化物半导体层过薄则基板面内的特性(迀移率、S值、Vth等TFT特性） 有可能产生偏差。因此，从充分抑制特性偏差的观点出发，优选将第二氧化物半导体层的厚 度设为5nm以上、更优选设为IOnm以上、进一步优选设为20nm以上。另一方面，若过厚则有时 氧化物半导体层的加工性变差，或蚀刻成膜需要时间而生产成本增加，因此优选为IOOnm以 下、更优选为50nm以下。
[0122] 另外，所述第一氧化物半导体层的厚度也对于BCE型TFT、ESL型TFT而言都没有特 别限定，但若第一氧化物半导体层的厚度过薄，则有时不能充分发挥形成所述第一氧化物 半导体层的效果。因此，任何情况下，都优选为20nm以上、更优选为30nm以上。另一方面，若 过厚则迀移率有可能降低，因此，在任何情况下，都优选为50nm以下、更优选为40nm以下。
[0123] 上述的第二氧化物半导体层与第一氧化物半导体层的合计的膜厚对于BCE型TFT、 ESL型TFT而言都是在上述范围内适当组合即可。但是，氧化物半导体层整体的膜厚若变得 过厚则生产成本增加，或阻碍TFT的薄型化，因此在任何情况下，都优选为IOOnm以下、更优 选为50nm以下。合计膜厚的下限没有特别限定，采用能够发挥上述各氧化物半导体层的效 果的程度的膜厚即可。
[0124] 接着，对于具备包含所述第一氧化物半导体层（IGZTO)与第二氧化物半导体层 (IGTO)的层叠结构的氧化物半导体层的TFT的优选实施方案，与以往例进行对比来说明。图 1和图2为以往例、图3和图4为本发明例。
[0125] 首先，以往例中图I (无蚀刻阻挡层的BCE型TFT)、图2(有蚀刻阻挡层的ESL型TFT) 所示由包含IGTO的第二氧化物半导体层4(单层)构成，是第二氧化物半导体层4与保护膜6 (图1)或蚀刻阻挡层8(图2)、以及栅极绝缘膜3直接接触的构成。
[0126] 图3为本发明的BCE型的优选实施方案的一例。如前所述第二氧化物半导体层4 (IGTO)容易在与保护膜6的界面形成因氧缺陷导致的捕获能级。因此，本发明中，通过在第 二氧化物半导体层（IGTO)与保护膜6之间形成第一氧化物半导体层4A(IGZT0)，可以保护第 二氧化物半导体层不受氧缺陷导致的问题、源-漏电极的蚀刻(包括使用源-漏电极用蚀刻 液的湿蚀刻法和干蚀刻法这两种)及其后的暴露于抗蚀剂剥离液导致的减膜等问题影响。
[0127] 图示例中，按照第一氧化物半导体层4A与保护膜6直接接触的方式构成，但本发明 不限于此。例如，还可以使第一氧化物半导体层4A与保护膜6之间存在其它层。
[0128] 图4为本发明的ESL型的优选实施方案的另一例。第一氧化物半导体层4A在第二氧 化物半导体层4与蚀刻阻挡层8之间形成。图示例中，第一氧化物半导体层4A按照与蚀刻阻 挡层8直接接触的方式构成，但本发明不限于此。例如，在第一氧化物半导体层4A与蚀刻阻 挡层8之间可以存在其它层。第二氧化物半导体层4(IGT0)容易在与蚀刻阻挡层8的界面形 成因氧缺陷导致的捕获能级，通过在第二氧化物半导体层4(IGT0)与蚀刻阻挡层之间形成 第一氧化物半导体层4A(IGZT0)，能够消除这样的问题。另外，第二氧化物半导体层4迀移率 极高，因此通过不在蚀刻阻挡层8侧，而在流过大量电流的栅极绝缘膜3侧配置，能够实现高 迀移率。
[0129] 接着，对本发明的氧化物半导体层的制造方法进行说明。
[0130]上述包含IGTO的第二氧化物半导体层和包含IGZTO的第一氧化物半导体层优选通 过溅射法使用溅射靶（以下，有时称为"革E"。）成膜。若利用溅射法，则能够容易地形成成分、 膜厚的膜面内均匀性优异的薄膜。另外，也可以通过涂布法等化学成膜法形成氧化物。
[0131] 作为溅射法中使用的靶，优选使用包含前述的元素、与所期望的氧化物同一组成 的溅射靶，由此，能够形成组成偏差少、所期望的成分组成的薄膜。具体来说，作为成膜第二 氧化物半导体层的靶，可以使用由In、Ga和Sn构成的氧化物靶(IGT0靶）。
[0132] 另外，作为成膜第一氧化物半导体层的靶，可以使用由In、Ga、Zn和Sn构成的氧化 物靶（IGZT0靶）。
[0133] 或者可以利用对组成不同的两个靶进行同时放电的共溅射法(Co-Sputter法)进 行成膜。或者还可以使用包含上述元素的至少2种以上的混合物的氧化物靶。
[0134] 上述靶可以通过例如粉末烧结法进行制造。
[0135] 通过溅射法成膜第二氧化物半导体层和第一氧化物半导体层的情况下，优选在保 持的真空状态下连续地成膜。这是因为若在成膜第二氧化物半导体层和第一氧化物半导体 层时暴露于大气中，则空气中的水分、有机成分附着于薄膜表面，而成为污垢物（品质不良） 的原因。
[0136] 使用上述靶通过溅射法成膜的情况下，为了在溅射成膜时补给从薄膜中脱离的 氧，使氧化物半导体层的密度尽可能高，优选适当地控制成膜时的气压、氧添加量(氧的分 压）、对溅射靶的输入功率、基板温度、T-S间距离(溅射靶与基板的距离)等。
[0137] 具体来说，例如优选以下述溅射条件成膜。
[0138] 使用上述靶进行溅射时，优选将基板温度大致控制在室温~200°C左右，适当控制 氧添加量而进行。
[0139]为了作为半导体工作，氧添加量根据溅射装置的构成、靶组成等适当控制即可，优 选大致使半导体载流子浓度为1〇15~IO16Cnf3来添加氧量。
[0140]另外，优选适当控制溅射成膜时的气压、对溅射靶的输入功率、T-S间距离(溅射靶 与基板的距离)等，从而调整氧化物半导体层的密度。例如，为了抑制溅射原子间的散射，成 膜时的总气压越低越好，从而能够形成致密(高密度)的膜。优选气压大致在1~3mTorr的范 围内。另外，输入功率也越高越好，但推荐大致设定在200W以上。
[0141] 另外，氧化物半导体层的密度根据成膜后的热处理条件也会受到影响，因此优选 也适当地控制成膜后的热处理条件。成膜后的热处理例如优选在大气气氛和水蒸气气氛 下，大致以250~400°C进行10分钟~3小时左右。这样的热处理例如在TFT的制造过程中的 热过程中也可以控制。例如，通过进行预退火处理(对氧化膜半导体层进行湿蚀刻后的图案 化后的热处理），能够提高密度。
[0142] 本发明中，还包含具备上述氧化物作为TFT的半导体层的TFT JFT的半导体层中， 具备本发明规定的上述第二氧化物半导体层与第一氧化物半导体层的层叠结构即可，对于 包含栅极绝缘膜的其它构成没有特别限定。例如，在基板上至少具有栅电极、栅极绝缘膜、 上述氧化物半导体层、源电极、漏电极、保护膜，以及设置蚀刻阻挡层时具有蚀刻阻挡层 (ESL型）即可，其构成若为通常使用的构成则没有特别限定。需要说明的是，保护膜如上述 图中也示出的方式形成于源-漏电极的上侧，按照保护栅极绝缘膜、所述氧化物半导体层、 源-漏电极的主旨形成。
[0143] 以下，边参照图3,边对没有蚀刻阻挡层的BCE型TFT的制造方法的实施方式进行说 明。图3和以下的制造方法为表示本发明的优选实施方式的一例，并不意在限定于此。例如 图3中示出了底栅极型结构的TFT，但不限于此，例如也可以是在氧化物半导体层上依次具 备栅极绝缘膜和栅电极的顶栅极型的TFT。
[0144] 图3中，在基板1上形成有栅电极2和栅极绝缘膜3,在其上形成有第二氧化物半导 体层4。在第二氧化物半导体层4上形成有第一氧化物半导体层4A，进一步在其上形成有源-漏电极5,在其上形成有保护膜(绝缘膜)6,透明导电膜(未图示)经由接触孔7与漏电极5电 连接。
[0145] 在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常使用 的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的种类。例如 作为栅电极，可以优选使用电阻率低的Al、Cu金属、耐热性高的Mo、Cr、Ti等高熔点金属、它 们的合金。另外，作为栅极绝缘膜3,可以代表性地例示出氮化硅膜(SiN)、氧化硅膜(Si0 2)、 氮氧化硅膜(SiON)等。除此之外，还可以使用Α12〇3、Υ2〇3等氧化物、将它们层叠而成的物质。
[0146] 接着形成氧化物半导体层(从基板侧开始依次为第二氧化物半导体层4、第一氧化 物半导体层4A)。第二氧化物半导体层4也可以通过使用IGTO靶的DC溅射法或RF溅射法而成 膜。同样地，第一氧化物半导体层4A可以通过使用构成第一氧化物半导体层4A的IGZTO靶的 DC溅射法或RF溅射法而成膜。
[0147] 优选第二氧化物半导体层4、第一氧化物半导体层4A依次经真空一环连续成膜。此 时，若按照满足上述组成的方式控制第一氧化物半导体，则溅射率提高并且湿蚀刻特性也 提尚。
[0148] 对氧化物半导体层进行湿蚀刻后，进行图案化。如上所述，氧化物半导体层的湿蚀 刻中使用的蚀刻液可以使用显示装置等领域中通用的蚀刻液，例如，可以使用草酸等有机 酸系湿蚀刻液。
[0149] 紧接图案化之后，为了改善氧化物半导体层的膜质而优选进行热处理(预退火）， 由此，晶体管特性的通态电流和场效应迀移率上升，晶体管性能提高。作为预退火条件，例 如，可以举出温度:约250~400 °C、时间：约10分钟~1小时等。
[0150] 预退火之后形成源-漏电极。源-漏电极5的种类没有特别限定，可以使用通用的物 质。例如与栅电极同样，可以使用Mo、Ti、AUCu等金属或它们的合金(Mo合金、Ti合金、Al合 金、Cu合金）。具体来说，可以使用上述金属或合金中的至少一种的金属膜(单层）。或者，可 以使用从氧化物半导体层侧开始依次包含选自Mo、Mo合金、Ti、Ti合金中的至少一种的金属 膜;与选自Al、Al合金、Cu和Cu合金中的至少一种的金属膜的层叠结构的层叠膜。若使用后 者的层叠膜，则可以得到电阻的降低效果。
[0151] 上述层叠膜的层数只要具有上述层叠结构就没有特别限定，例如可以为上述的两 层结构，或者也可以是在其上(选自AUAl合金、Cu和Cu合金中的至少一种的金属膜)具有选 自Mo、Mo合金、Ti、Ti合金中的至少一种的金属膜的三层结构。
[0152] 作为源-漏电极5的形成方法广泛使用溅射法。具体来说，例如可以通过磁控溅射 法成膜金属薄膜后，通过光刻进行图案化，进行湿蚀刻或干蚀刻而形成电极。源-漏电极的 湿蚀刻中使用的蚀刻液的种类没有特别限定，可以使用例如酸系的蚀刻液(例如包含磷酸、 硝酸、乙酸等的无机酸）。
[0153] 接着，在氧化物半导体层4A、源-漏电极5上通过CVD ( Chemi ca I Vapor Deposition)法成膜保护膜6。保护膜6使用Si〇2、SiON、SiN等。另外，可以利用派射法形成保 护膜6。氧化物半导体层4A的表面会因为CVD导致的等离子体损伤而容易地导通化(推测可 能是由于在第一氧化物半导体表面生成的氧缺陷成为电子供体。），因此在保护膜6的成膜 之前可以进行N 2O等离子体照射。N2O等离子体的照射条件采用例如下述文献中记载的条件 即可。
[0154] J.Park等、Appl.Phys.Lett.，1993,053505(2008)
[0155] 接着，基于常规方法，使透明导电膜经由接触孔7与漏电极5电连接。透明导电膜和 漏电极的种类没有特别限定，可以使用通常使用的种类。作为漏电极，可以使用例如前述的 源-漏电极中例示的漏电极。
[0156] 以下，边参照图4,边对具有蚀刻阻挡层的ESL型TFT的制造方法的实施方式进行说 明。图4和以下的制造方法示出本发明的优选实施方式的一例，并不意在限定于此。例如图4 中，示出了底栅极型结构的TFT，但并不限于此，也可以是在氧化物半导体层上依次具备栅 极绝缘膜和栅电极的顶栅极型的TFT。在顶栅极型TFT中，也使第二氧化物半导体层与蚀刻 阻挡层之间存在第一氧化物半导体层即可。
[0157] 图4中，在基板1上形成有栅电极2和栅极绝缘膜3,在其上形成有第二氧化物半导 体层4。第二氧化物半导体层4上形成有第一氧化物半导体层4A，进一步在其上形成有蚀刻 阻挡层8、源-漏电极5,在其上形成有保护膜(绝缘膜)6,透明导电膜(未图示)经由接触孔7 与漏电极5电连接。
[0158] 在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常使用 的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的种类。例如 作为栅电极，可以优选使用电阻率低的Al、Cu金属、耐热性高的Mo、Cr、Ti等高熔点金属、它 们的合金。另外，作为栅极绝缘膜3,可代表性地例示出氮化硅膜(SiN)、氧化硅膜(SiO 2)、氮 氧化硅膜(SiON)等。除此之外，还可以使用Al2O3J 2O3等氧化物、将它们层叠的膜。
[0159]接着形成氧化物半导体层(从基板侧开始依次为第二氧化物半导体层4、第一氧化 物半导体层4A)。第二氧化物半导体层4也可以通过使用IGTO靶的DC溅射法或RF溅射法而成 膜。同样地，第一氧化物半导体层4A可以通过使用构成第一氧化物半导体层4A的IGZTO靶的 DC溅射法或RF溅射法而成膜。
[0160]优选第二氧化物半导体层4、第一氧化物半导体层4A依次经真空一环连续成膜。此 时，若按照满足上述组成的方式控制第一氧化物半导体，则溅射率提高并且湿蚀刻特性也 提尚。
[0161] 对氧化物半导体层进行湿蚀刻后，进行图案化。紧接图案化之后，为了改善氧化物 半导体层的膜质优选进行热处理(预退火），由此，晶体管特性的通态电流和场效应迀移率 上升，晶体管性能提高。作为预退火条件，例如，可以举出温度:约250~400°C、时间：约10分 钟~1小时等。
[0162] 预退火之后形成蚀刻阻挡层8。蚀刻阻挡层8-般使用SiO2等绝缘膜。若在不形成 蚀刻阻挡层8的条件下，形成源-漏电极5,则存在对源-漏电极5实施蚀刻时氧化物半导体层 受到损伤而晶体管特性降低的风险。蚀刻阻挡层8的种类没有特别限定，使用通用的蚀刻阻 挡层即可，例如与保护膜同样，以SiO 2等形成即可。
[0163] 源-漏电极5的种类没有特别限定，可以使用前述的源-漏电极。
[0164] 作为源-漏电极5的形成方法广泛使用溅射法。具体来说，例如可以在通过磁控溅 射法成膜金属薄膜后，通过光刻进行图案化，进行湿蚀刻或干蚀刻而形成电极。
[0165] 接着，在氧化物半导体层4A、源-漏电极5上通过CVD(Chemical Vapor Deposition)法成膜保护膜6。保护膜6使用Si〇2、SiON、SiN等。另外，可以利用派射法形成保 护膜6。
[0166] 接着，基于常规方法，使透明导电膜经由接触孔7与漏电极5电连接。透明导电膜和 漏电极的种类没有特别限定，可以使用通常使用的种类。作为漏电极，可以使用例如前述的 源-漏电极中例示的漏电极。
[0167] 本申请主张基于2014年1月15日申请的日本专利申请第2014-005363号的优先权 的利益。2014年1月15日申请的日本专利申请第2014-005363号的说明书的全部内容用于参 考被本申请援引。
[0168] 实施例
[0169] 以下，例举实施例更具体地说明本发明，但本发明不受下述实施例限制，还可以在 符合前后述的主旨的范围内改变来实施，这些均包含于本发明的技术的范围内。
[0170] 实施例 1(ESL 型 TFT)
[0171] 本实施例中，制作具有各种氧化物半导体层的ESL型TFT(图4)，评价各特性。
[0172] 本实施例中，作为第一氧化物半导体层，使用表1中记载的A和B这两种IGZT0。这些 均为满足本发明中规定的金属元素比的例子。
[0173] 另外，本实施例中，作为第二氧化物半导体层，使用表2中记载的a~k的合计11种 IGZTO。这些之中，a~c、k是满足本发明中规定的金属元素比的例子，d~j是不满足本发明 中规定的金属元素比的任一个的例子。
[0174] 首先，在玻璃基板1(康宁公司制Eagle 2000、直径IOOmmX厚度0.7mm)上，依次成 膜作为栅电极2的Mo薄膜100nm、和作为栅极绝缘膜3的Si0 2(200nm)。栅电极2使用纯Mo的溅 射靶，通过DC溅射法，在成膜温度:室温、成膜功率:300W、载气:Ar、气压:2mTorr、Ar气流量： 2〇 SCCm的条件下成膜。另外，栅极绝缘膜3利用等离子体CVD法，在载气：SiH4与N2O的混合气 体、成膜功率:1.27W/cm 2、成膜时的气压：133Pa、成膜温度:320 °C的条件下成膜。
[0175] 接着，在栅极绝缘膜3上，通过使用直流放电的溅射法，成膜第二氧化物半导体层4 (IGT0、表2中记载的a~k)(膜厚10nm)。具体来说，将In 2〇3、Ga2〇3和SnO2这3个靶配置于基板 的周围，在静止的基板上通过DC溅射法成膜上述的第二氧化物半导体层。
[0176]根据这样的成膜方法，可以根据基板上的位置改变IGTO的组成比。即，随着远离靶 而膜中的靶构成元素的比率降低。例如在接近In2O3靶的位置，组成为In:Ga:Sn = 65:30:5 (表4的吣.7)，在基板中央为111:6&:511 = 43:27:30(表4的吣.1)。
[0177]需要说明的是，这样的成膜方法作为一直以来寻找最佳组成比的手法而确立。 [0178]接下来，连续地利用使用直流放电的溅射法，成膜第一氧化物半导体层4(IGZT0、 表1中记载的A、B)(膜厚30nm)。具体来说，将In 2O3、Ga2〇3、ZnO和SnO2这4个靶配置在基板的周 围，在静止的基板上，利用DC溅射法成膜上述的第一氧化物半导体层。
[0179]根据这样的成膜方法，能够根据基板上的位置而改变IGZTO的组成比。即，随着远 离靶而膜中的靶构成元素的比率降低。例如在接近Ga2O3靶的位置，组成为In: Ga: Zn: Sn = 17 :40:33:10(表 1 的No. A)。另外在接近 ZnO 靶的位置，组成为 In:Ga: Zn: Sn= 17:17:47:19(表 1 的Νο·Β)〇
[0180] 在成膜上述的第一和第二氧化物半导体层中的任一种时，各溅射中使用的装置均 为株式会社ULVAC制"CS-200"，溅射条件如下。
[0181] 基板温度:室温
[0182] 气压：ImTorr
[0183] 氧分压:〇2/(Ar+〇2)=4%
[0184] 成膜功率密度：2.55W/cm2
[0185] 在所述第二氧化物半导体层4和第一氧化物半导体层4A的成膜中，在途中不将腔 室向大气开放，而连续地进行成膜。
[0186] 如此得到的氧化物半导体层中的金属元素的各含量通过X P S ( X - r a y Photoelectron Spectroscopy)法进行分析。第一、第二氧化物半导体层的金属元素比与成 膜中使用的各氧化物溅射靶中的金属元素的金属元素比相同。
[0187] 第二氧化物半导体层4、第一氧化物半导体层4A的成膜均利用DC溅射法进行成膜。 溅射中使用的装置为株式会社ULVAC公司制"CS-200"，溅射条件如下。
[0188] 基板温度:室温
[0189] 气压：ImTorr
[0190] 氧分压:〇2/(Ar+〇2) X 100 = 4%
[0191] 成膜功率密度:2.55W/cm2
[0192] 按照上述方式成膜氧化物半导体层后，通过光刻和湿蚀刻进行图案化。（I)作为湿 蚀刻液，使用关东化学公司制"IT0-07N"。
[0193] 将氧化物半导体层图案化后，为了提高膜质进行预退火处理。预退火在大气气氛 中以350°C进行1小时。
[0194] 接着，在沟道层（氧化物半导体层）上，作为蚀刻阻挡层8,成膜IOOnm氧化硅膜 (SiO2)。具体来说，利用等离子体CVD法，在基板温度：200 °C、成膜功率：100W、载气：SiH4与 N2O的混合气体的条件下成膜。需要说明的是，蚀刻阻挡层8使用与栅极绝缘膜相同的装置 进行成膜。
[0195] 接着，在氧化物半导体层上成膜纯Mo(膜厚200nm)作为源-漏电极5。具体来说，使 用纯Mo的溅射靶，通过DC溅射法，在成膜温度：室温、成膜功率：300W、载气：Ar、气压： 2mTorr、Ar气流量:20sccm、基板温度:室温的条件下成膜。接下来，通过光刻和湿蚀刻，将上 述Mo电极图案化。作为湿蚀刻液，使用关东化学公司制的混酸蚀刻剂(磷酸、硝酸和乙酸的 混合液）。接下来，使用东京应化制剥离液106除去不要的光致抗蚀剂，形成TFT的沟道长20μ m、沟道宽210μηι。
[0196] 如此形成源-漏电极5后，形成用于保护氧化物半导体TFT的保护膜6。作为保护膜 6,依次形成Si02(膜厚IOOnm)、和SiN(膜厚IOOnm)。上述SiO 2和SiN的形成使用Samco公司制 "PD-220NL"，利用等离子体CVD法进行。本实施例中，通过N 2O气体进行等离子体处理后，依 次形成SiO2膜和SiN膜。
[0197] SiO2膜的形成中使用N2O和SiH4的混合气体，SiN膜的形成中使用SiH4、N 2、NH3的混 合气体。任一情况下都将成膜功率设为100W，将成膜温度设为150 °C。
[0198] 接着，通过光刻和干蚀刻，在保护膜6形成用于晶体管特性评价用探测的接触孔7。
[0199] 对于如此得到的各TFT，在以下条件下评价晶体管特性(阈值电压Vth、场效应迀移 率(μΡΕ)、基于光照和负偏压的应力耐受性）。
[0200] (1)晶体管特性的测定
[0201 ]晶体管特性使用Agilent Technology公司制"HP4156C"的半导体参数分析仪进行 测定。详细测定条件如下。
[0202] 源电压：〇V [0203]漏电压：10V
[0204] 栅极电压：-30~30V(测定间隔：0.25V)
[0205]基板温度:室温 [0206] (2)场效应迀移率μΡΕ
[0207] 场效应迀移率μΡΕ由TFT特性在Vd > Vg-VT的饱和区域导出。在饱和区域将Vg、Vt分别 设为栅极电压、阈值电压，将Id设为漏电流，将L、W分别设为TFT元件的沟道长、沟道宽，将C 1 设为栅极绝缘膜的电容，将μΡΕ设为场效应迀移率（1式）由以下的式子导出。本实施例 中，由满足饱和区域的栅极电压附近的漏电流-栅极电压特性（Id-V g特性)导出场效应迀移 率μΡΕ。本实施例中，迀移率多40cm2/Vs的评价为高迀移率(表中记载为"高"），低于上述基准 的评价为不合格(表中记载为"低"）。
[0208] [数学式1] /Λ …半
[0209] 知.1.':福...
[0210] (3)应力耐受性
[0211] 本实施例中，进行边对栅电极施加负偏压边照射光（白色光）的应力施加试验。应 力施加条件如下。作为光的波长，选择接近氧化物半导体的带隙、且晶体管特性容易变动的 400nm左右。
[0212] 栅极电压:-2〇V [0213] 基板温度:60°C [0214] 光应力
[0215]波长：400nm
[0216] 照度(照射于TFT的光的强度）：0. lyW/cm2
[0217] 光源:〇PTOSUPPLY公司制LED(通过ND滤光器调整光量）
[0218] 应力施加时间：2小时
[0219] 本实施例中，将2小时的应力施加中的阈值电压的变动值作为阈值电压位移量△ Vth，作为TFT特性中的应力耐受性的指标。本发明中△ Vth(绝对值)为5. OV以下的评价为应 力耐受性优异。
[0220] 此外，在本实施例中，按照以下方式评价湿蚀刻特性。
[0221] (4)湿蚀刻特性的评价
[0222] 本实施例中，为了简化测定，在上述的TFT的制造方法中，不使氧化物半导体层成 为层叠结构，而成膜第一或第二氧化物半导体层(单层结构），按照以下方式评价湿蚀刻特 性。
[0223] 详细而言，在上述的本实施例TFT的制造方法中，在玻璃基板上成膜第一氧化物半 导体层(表1的A或B)、或第二氧化物半导体层(表2的a~k)。接下来，将如此得到的各氧化物 半导体层浸渍于氧化物半导体加工用蚀刻液(关东化学公司制"IT0-07N"、液温:室温）中而 进行蚀刻。对于各氧化物半导体层，测定蚀刻前后的氧化物半导体层的膜厚的变化（削减 量），基于与蚀刻时间的关系算出蚀刻速度。
[0224] 其结果是，作为第一氧化物半导体层（IGZTO)，使用表1的A时的蚀刻速度为26nm/ 分钟，使用表1的B时的蚀刻速度为27nm/分钟。
[0225] 并且，所述第二氧化物半导体层(表2的a~k的IGT0)相对于所述第一氧化物半导 体层(表1的A或B的IGZT0)的蚀刻速度之比（蚀刻速率比）为0.1~4倍的情况下，对氧化物半 导体加工用湿蚀刻液的湿蚀刻性评价为良好，所述蚀刻速率比为上述范围外的情况评价为 不良。
[0226] 这些结果示于表3~表5。需要说明的是，表4和表5中，设置综合判定一栏，上述特 性全部良好的判定为"合格"，上述特性中的任一个为不良的判定为"不合格"。另外，对于表 4和表5的一部分例子，同时记载了迀移率的值。
[0227] [表 1]



例子(膜厚40nm)。如表3所示，迀移率高，而应力耐受性降低。
[0239] 与此相对，表3的No.2是使用在第二氧化物半导体层(表2的a)上层叠第一氧化物 半导体层(表1的A)的层叠结构作为氧化物半导体层的例子。如表3所示，与No. 1相比迀移率 有些降低，但依然维持40cm2/Vs以上的高迀移率，而且应力耐受性显著提高。
[0240] 接着对表4进行分析。
[0241] 表4是使用将表2的a~k的各氧化物用作第二氧化物半导体层、在其上层叠第一氧 化物半导体层(表1的A)的层叠结构的例子。
[0242]表4的No. 1~3、11是使用本发明中规定的第二氧化物半导体层a~c、k的例子，迀 移率、应力耐受性、湿蚀刻性均良好。
[0243] 与此相对，表4的No. 4~10具有以下的问题。
[0244] 表4的No.4是使用In相对于全部金属元素之比大于本发明的上限的表2的d作为第 二氧化物半导体层的例子。其结果是，迀移率与表4的No. 1相比变高，而应力耐受性降低。
[0245] 表4的No. 5是使用In相对于In和Ga之比小于本发明的下限的表2的e作为第二氧化 物半导体层的例子。由于In之比小，迀移率降低。
[0246] 表4的No.6是使用In相对于In和Ga之比、和Sn相对于全部金属元素之比小于本发 明的下限的表2的f作为第二氧化物半导体层的例子。其结果是，迀移率降低。
[0247] 表4的No. 7是使用In相对于全部金属元素之比大于本发明的上限、且Sn相对于全 部金属元素之比的下限小于本发明的下限的表2的g作为第二氧化物半导体层的例子。其结 果是，应力耐受性降低。
[0248] 表4的No. 8是使用In相对于In和Ga之比大于本发明的上限、且Sn相对于全部金属 元素之比大于本发明的上限的表2的h作为第二氧化物半导体层的例子。其结果是，迀移率、 应力耐受性和湿蚀刻性均降低。
[0249]表4的No.9是使用Sn相对于全部金属元素之比大于本发明的上限的表2的i作为第 二氧化物半导体层的例子。其结果是，迀移率和湿蚀刻性降低。
[0250] 表4的No. 10是使用In相对于In和Ga之比大于本发明的上限、且In相对于全部金属 元素之比大于本发明的上限的表2的j作为第二氧化物半导体层的例子。其结果是，应力耐 受性降低。
[0251] 接着对表5进行分析。
[0252] 表5是使用将表2的a、c~e、j、k的各氧化物用作第二氧化物半导体层、并在其上层 叠第一氧化物半导体层(表1的B)的层叠结构的例子。
[0253] 表5的No.l、2、6是使用本发明中规定的第二氧化物半导体层a、c、k的例子，迀移 率、应力耐受性、湿蚀刻性均良好。
[0254] 与此相对，表5的No. 3~5具有以下的问题。
[0255] 表5的No. 3是使用In相对于全部金属元素之比大于本发明的上限的表2的d作为第 二氧化物半导体层的例子。其结果是，应力耐受性降低。
[0256] 表5的No.4是使用In相对于全部金属元素之比小于本发明的下限的表2的e作为第 二氧化物半导体层的例子。其结果是，迀移率与表4的No. 1相比变高，而应力耐受性降低。
[0257] 表5的No. 5是使用In相对于In和Ga之比大于本发明的上限、且In相对于全部金属 元素之比大于本发明的上限的表2的j作为第二氧化物半导体层的例子。其结果是，应力耐 受性降低。
[0258] 实施例 2(BCE 型 TFT)
[0259] 本实施例中，测定各氧化物半导体层相对于抗蚀剂剥离液的蚀刻速率，评价抗蚀 剂剥离耐受性。在此，为了简化测定，不将氧化物半导体层设为层叠结构，而成膜第一氧化 物半导体层(单层结构），按照以下方式测定蚀刻速率。
[0260]本实施例中，作为第一氧化物半导体层，使用表6中记载的A和B这两种IGZT0。它们 均为满足本发明中规定的金属元素比的例子，与前述的表1的A和B相同。为了进行比较，还 使用了表6中记载的C的IGZO(无 Sn、原子比为In:Ga:Zn = l:l:l)。
[0261][表 6]
[0263]另外，作为抗蚀剂剥离液，使用下述两种。
[0264]抗蚀剂剥离液A:作为有机系的非水系抗蚀剂剥离液，使用东京应化制TOKl 06。使 用时的液温为70°C。
[0265] 抗蚀剂剥离液B :作为碱性的水系抗蚀剂剥离液，使用调整到p H13的N a g a s e Chemtex制的N-321。使用时的液温为40°C。
[0266] 首先，在玻璃基板(康宁公司制Eagle XG、直径IOOmmX厚度0.7mm)上，成膜所述第 一氧化物半导体层(上述表6的A~C)(膜厚:40nm)。具体成膜条件如下。
[0267] 成膜方法:使用直流放电的溅射法
[0268] 溅射装置:株式会社ULVAC公司制"CS-200"
[0269] (溅射条件）
[0270]基板温度：室温
[0271] 气压：ImTorr
[0272] 氧分压:〇2/(Ar+〇2)=4%
[0273] 成膜功率密度:2.55W/cm2
[0274] 接着，为了提高各氧化物半导体层的膜质，进行预退火处理。预退火处理在大气气 氛中以350°C进行60分钟。其后，使用遮蔽带(聚酰亚胺胶带(Kapton Tape))，形成抗蚀剂剥 离液的浸渍区域和非浸渍区域。将如此处理的各氧化物半导体层浸渍于上述抗蚀剂剥离液 A或B后，使用探针式轮廓仪(KLA-Tencor制Alpha-Step装置)测定相对于一定的蚀刻时间的 各氧化物半导体层的被蚀刻的膜厚(膜厚的减少量、减膜）。具体来说，按照以下方式测定各 氧化物半导体层的蚀刻速率[Etching rate(nm/min);以下，有时简记为E/R]。
[0275] 本实施例中，将如此测定的各氧化物半导体层的蚀刻速率[Etching rate(nm/ min);以下，有时简记为E/R]小于I .Onm/min的评价为合格(抗蚀剂剥离液耐受性优异）。光 刻通常在抗蚀剂剥离液中浸渍IO分钟程度以上，这是因为若为蚀刻速率E/R = 1.0 nm/min则 减膜发生IOnm以上，有可能招致TFT特性的降低。
[0276] 将这些结果示于表7。
[0277] [表 7]
[0279]表7的No. 1~4均为使用满足本发明的要件的第一氧化物半导体层(表6的A和B)作 为氧化物半导体层的例子。可知与抗蚀剂剥离液的种类无关，它们的蚀刻速率E/R低，抗蚀 剂剥离液耐受性优异。
[0280]与此相对，表7的No. 5、6均为使用以往的IGZO(表6的C)作为氧化物半导体层的例 子。若使用IGZ0,则根据抗蚀剂剥离液的种类而抗蚀剂剥离液耐受性不同，使用抗蚀剂剥离 液A时的蚀刻速率E/R低，但若使用抗蚀剂剥离液B则蚀刻速率E/R显著增加。
[0281] 通过上述的结果，证实了若使用本发明中规定的第一氧化物半导体层作为暴露于 抗蚀剂剥离液的氧化物半导体层部分，则与IGZO不同，与抗蚀剂剥离液的种类无关，可发挥 良好的抗蚀剂剥离液耐受性。
[0282] 实施例 3(BCE 型 TFT)
[0283] 本实施例中，制作具有各种氧化物半导体层的BCE型TFT，评价各特性。本实施例 中，作为第一氧化物半导体层，使用上述表7中记载的A~C，并且作为第二氧化物半导体，使 用上述表2的a中记载的IGT0。在此，使用湿蚀刻液对源-漏电极进行蚀刻。
[0284] 首先，在玻璃基板1(康宁公司制Eagle XG、直径IOOmmX厚度0.7mm)上，依次成膜 作为栅电极2的Mo薄膜IOOnm和作为栅极绝缘膜3的SiO2膜(膜厚250nm)。所述栅电极2使用 纯Mo的溅射靶，通过DC溅射法，在成膜温度:室温、成膜功率:300W、载气:Ar、气压:2mTorr的 条件下成膜。另外，所述栅极绝缘膜3利用等离子体CVD法，在载气:SiH 4与N2O的混合气体、成 膜功率:1.27W/cm2、成膜时的气压：133Pa、成膜温度:320 °C的条件下进行成膜。
[0285] 接着，在栅极绝缘膜3上，通过使用直流放电的溅射法，成膜第二氧化物半导体层4 (IGT0、表2中记载的a)(膜厚10nm)。接下来，连续地通过使用直流放电的溅射法成膜第一氧 化物半导体层(表1中记载的A、B、C)(膜厚30nm)。所述氧化物半导体层4使用DC溅射法进行 成膜。溅射中使用的装置为株式会社ULVAC公司制"CS-200"，溅射条件如下所述。
[0286] (溅射条件）
[0287] 基板温度：室温
[0288] 气压：ImTorr
[0289] 氧分压：〇2/(Ar+〇2)=4%
[0290] 成膜功率密度：2.55W/cm2
[0291] 在所述第二氧化物半导体层和第一氧化物半导体层的成膜中，在途中不将腔室向 大气开放，而连续地进行成膜。如此得到的氧化物半导体层中的金属元素的各含量通过XPS (X-ray Photoelectron Spectroscopy)法进行分析。第一、第二氧化物半导体层的金属元 素比与成膜中使用的各氧化物溅射靶中的金属元素的金属元素比相同。
[0292] 按照上述方式成膜氧化物半导体层4后，通过光刻和湿蚀刻进行图案化。湿蚀刻 中，使用关东化学公司制"IT0-07N"（草酸与水的混合液)的酸系蚀刻液(湿蚀刻液）。本实施 例中，对于进行实验的全部氧化物薄膜，确认了没有因湿蚀刻带来的残渣，能够适当地蚀 刻。
[0293] 如上所述将氧化物半导体层图案化后，为了提高氧化物半导体层的膜质，进行了 预退火处理。预退火处理在大气气氛中以350°C进行60分钟。
[0294] 接着，形成源-漏电极(S/D电极）。在此，形成纯Mo膜。与前述的栅电极同样地通过 DC溅射法进行成膜(膜厚为IOOnm)，然后，通过光刻和湿蚀刻进行图案化。湿蚀刻中，使用磷 酸:硝酸：乙酸:水= 70:1.9:10:12(体积比）的混酸(PAN系）的酸系蚀刻液，蚀刻时的液温为 液温。通过图案化使TFT的沟道长为1 Ομπι、使沟道宽为200μηι。为了防止源-漏电极的短路，确 实地进行图案化，使其进一步在上述酸系蚀刻液中浸渍(过度蚀刻)相对于源-漏电极的膜 厚为50 %对应的时间量。其后，使用抗蚀剂剥离液A或抗蚀剂剥离液B，除去抗蚀剂。
[0295] 其后，作为保护膜，依次形成Si02(膜厚IOOnm)和SiN(膜厚IOOnm)。该保护膜的形 成使用Samco制"PD-220NL"，利用等离子体CVD法进行。本实施例中，作为前处理通过N 2O气 体进行等离子体处理60秒后形成上述SiO2膜。此时的基于N2O气体的等离子体条件为:功率 100W、气压133Pa、处理温度200°C、处理时间：1分钟。SiO 2膜的形成中使用SiH4和N2O的混合 气体。另外将成膜功率设为100W，将成膜温度设为200 °C。上述SiH4与N2O的气体比设为SiH4: 犯0 = 40:100(氢量4.3&七％)、20:100、或10:100(以40:100为标准）。其后，形成31_莫(膜厚 150nm)作为第二保护膜。该SiN膜的形成使用Samco制"PD-220NL"，利用等离子体CVD法进 行。SiN膜的形成中使用SiH4、N#PNH 3的混合气体。另外将成膜功率设为100W，将成膜温度设 为 150。。。
[0296] 接着，通过光刻和干蚀刻，在保护膜上形成用于晶体管特性评价用的探测的接触 孔7而得到TFT。
[0297] 使用如此得到的TFT，按照以下方式评价静特性[场效应迀移率(迀移率）、S值]和 应力耐受性。
[0298][静特性(迀移率、S值)的评价]
[0299]使用上述TFT测定了 Id-Vg特性。Id-Vg特性按照以下方式设定栅极电压、源-漏电 极的电压，使用探针和半导体参数分析仪(Keithley4200SCS)进行测定。
[0300] 栅极电压：-30~30V(步进0.25V)
[0301] 源电压:〇V
[0302] 漏电压：10V
[0303] 测定温度:室温
[0304] 根据测定的Id-Vg特性，与上述实施例1同样地算出场效应迀移率(迀移率)μΡΕ和S 值。
[0305] 本实施例中，基于下述基准评价迀移率和S值。本实施例中将?设为合格。
[0306] (关于迀移率）
[0307] ?(高）：迀移率为40cm2/Vs以上
[0308] Λ(稍低）：迀移率大于20cm2/Vs且40cm2/Vs以下
[0309] X(低）：迀移率小于2〇cm2/Vs [0310](关于S值）
[0311] 〇：3值为0.5￥/(^(3以下
[0312] Λ: S值大于0 · 5V/dec且 1 · OV/dec 以下
[0313] X :S值大于I.OV/dec
[0314] [应力耐受性的评价]
[0315]接着，使用上述TFT，按照以下方式进行应力耐受性的评价。应力耐受性通过进行 边对栅电极施加负偏压边照射光的应力施加试验来评价。应力施加条件如下。
[0316] ?栅极电压：-20V
[0317] ?源/漏电压：10V
[0318] ?基板温度:60 °C
[0319] ?光应力条件
[0320] 应力施加时间：2小时
[0321] 光强度：25000NIT
[0322] 光源：白色LED
[0323] 测定应力施加前后的阈值电压(Vth)之差AVth(V)。对于如此算出的AVth，按下 述判定基准进行评价。本实施例中将?的情况评价为应力耐受性优异。
[0324] (判定基准）
[0325] 〇：AVth(绝对值)为4.5V以下
[0326] Λ: AVth(绝对值)大于4.5V且6.0以下
[0327] X : AVth(绝对值)大于6.OV
[0328] 这些结果示于表8。表8中，SD电极是指源-漏电极。
[0329] [表 8]
[0331]表8的No. 1~4是使用本发明中规定的第一和第二氧化物半导体层的例子，与抗蚀 剂剥离液的种类无关，静特性(迀移率和S值)和应力耐受性二者均优异。
[0332]另一方面，若对使用表6的B作为第一氧化物半导体层的表8的No.3(使用抗蚀剂剥 离液A)与No.4(使用抗蚀剂剥离液)进行对比，则与抗蚀剂剥离液的种类无关，蚀刻速率E/R 比与0相同（参照上述表7的No. 3、4)，因此这些迀移率和S值均同等。
[0333]与此相对，使用表6的C(IGZO)作为第一氧化物半导体层的情况下，由于发生因湿 蚀刻液导致的减膜(本实施例中未示出），表8的No. 5(使用抗蚀剂剥离液A)和No. 6(使用抗 蚀剂剥离液B)的应力耐受性均大幅降低，S值均大幅增加，并且迀移率也略微降低。需要说 明的是，No.6中，如上述表7的No.6所示，还可以看到因抗蚀剂剥离液B的使用导致的减膜的 增加(蚀刻速率E/R比=1.0 )，因此迀移率、S值、Δ Vth中的任一特性相比于No. 5都降低。
[0334] 需要说明的是，本实施例中示出了使用Mo的单层膜作为源-漏电极时的结果，但 源-漏电极的种类不限于此，例如，确认了使用由Mo与Al的两层结构构成的层叠结构、由Mo、 Al与Mo的三层结构构成的电极也可以得到同样的结果。
[0335] 实施例 4(BCE 型 TFT)
[0336] 本实施例中，除了使用干蚀刻法对源-漏电极进行蚀刻以外，与上述实施例3同样 地制作BCE型TFT，评价各特性。
[0337] 以下，仅对与上述实施例3不同的干蚀刻工序进行说明。本实施例中，为了形成源-漏电极（S/D电极），形成纯Ti膜。与前述的栅电极同样地通过DC溅射法进行成膜（膜厚为 IOOnm)后，通过光刻和干蚀刻进行图案化。
[0338] 干蚀刻中，使用日本特开2004-55842号公报中记载的ICP(电感耦合等离子体)式 干蚀刻装置。上述公报中记载的等离子体发生装置是感应窗为平板型的所谓的TCP (Transfer-Coupled Plosma)型的等离子体处理装置(蚀刻装置）。在平板的石英感应窗上 经由耦合器设置1匝的13.56MHz的RF天线，在石英感应窗紧下方通过电感耦合生成高密度 等离子体。对于放置基板的基板基座使用施加了 400kHz的基板偏压用低频的基板基座。使 用该装置进行蚀刻。蚀刻条件为:气体流量:Ar/C12 = 300/200sccm、气压：1.9Pa、对天线施 加的功率(源RF):500W、基板偏压:60W、基板温度(基座温度）：20°C。通过图案化使TFT的沟 道长为1 Ομπι、使沟道宽为200μηι。为了防止源-漏电极的短路，确实地进行图案化，进一步调 整上述干蚀刻时间（过度蚀刻），相对于源-漏电极的膜厚为50%对应的时间量。由于干蚀刻 后，附着于抗蚀剂、S/D布线图案的反应产物与空气中的水分反应，而产生盐酸(HCl )，为了 防止Al等发生腐蚀的后腐蚀，不将腔室向大气开放而在真空一环中，基于氧等离子体的灰 化处理(Ash)而除去的抗蚀剂表面的固化层。其后，使用抗蚀剂剥离液A和抗蚀剂剥离液B， 除去抗蚀剂。
[0339] 其后，与上述实施例3同样地形成保护膜、接触孔7而得到TFT。然后与上述实施例3 同样地评价各种特性。
[0340] 将这些结果示于表9。
[0341] [表 9]
[0343]表9的No. 1~4是使用本发明中规定的第一和第二氧化物半导体层的例子，与抗蚀 剂剥离液的种类无关，静特性(迀移率和S值)和应力耐受性二者优异。
[0344]另一方面，若将使用表6的B作为第一氧化物半导体层的表9的No.3(使用抗蚀剂剥 离液A)与No.4(使用抗蚀剂剥离液B)进行对比，则如上述表7所示，与抗蚀剂剥离液的种类 无关，蚀刻速率E/R比相同，因此它们的迀移率和S值均为同等。
[0345] 与此相对，使用表6的C(IGZO)作为第一氧化物半导体层的情况下，由于发生因湿 蚀刻液导致的减膜，表9的No. 5(使用抗蚀剂剥离液A)和No. 6(使用抗蚀剂剥离液B)中，应力 耐受性大幅降低。需要说明的是，关于迀移率和S值的静特性，本实施例中基于干蚀刻的减 膜是轻微的(本实施例中未示出），因此静特性的降低幅度小，No.5中，S值和迀移率良好。但 是，No.6中，通过抗蚀剂剥离液B的使用而可以看到减膜的增加，因此迀移率大幅降低，且S 值也大幅增加。
[0346] 需要说明的是，本实施例中示出了使用Ti的单层膜作为源-漏电极时的结果，但 源-漏电极的种类不限于此，例如，确认了使用由Ti和Al的两层结构构成的层叠结构、由Ti、 Al和Ti的三层结构构成的电极也可以得到同样的结果。
[0347] 符号说明
[0348] 1 基板
[0349] 2栅电极
[0350] 3栅极绝缘膜
[0351] 4第二氧化物半导体层
[0352] 4A第一氧化物半导体层
[0353] 5源-漏电极
[0354] 6保护膜(绝缘膜）
[0355] 7接触孔
[0356] 8蚀刻阻挡层
【主权项】
1. 一种薄膜晶体管，其特征在于，其是在基板上至少依次具有栅电极、栅极绝缘膜、氧 化物半导体层、源-漏电极和保护所述源-漏电极的保护膜的薄膜晶体管，其中， 所述氧化物半导体层是具有由In、Ga、Zn、Sn和O构成的第一氧化物半导体层、和由In、 Ga、Sn和O构成的第二氧化物半导体层的层叠体， 所述第二氧化物半导体层在所述栅极绝缘膜上形成， 并且，所述第一氧化物半导体层在所述第二氧化物半导体层与所述保护膜之间形成， 且在所述第一氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量的原 子比满足 6&/(111+63)=0.50以上且0.80以下、 Ga/ (In+Ga+Zn+Sn )=0.15 以上且 0.45 以下、 Sn/ (In+Ga+Zn+Sn) = 0 · 05 以上且 0 · 25 以下，并且 所述第二氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量的原子比 满足 In/(In+Ga) =0.60 以上且 0.75 以下、 In/ (In+Ga+Sn) = 0 · 30 以上且 0 · 58 以下、 Sn/(In+Ga+Sn)=0.15 以上且 0.38 以下。2. -种薄膜晶体管，其特征在于，其是在基板上至少依次具有栅电极、栅极绝缘膜、氧 化物半导体层、蚀刻阻挡层、源一漏电极和保护所述源一漏电极的保护膜的薄膜晶体管，其 中， 所述氧化物半导体层是具有由In、Ga、Zn、Sn和O构成的第一氧化物半导体层、和由In、 Ga、Sn和O构成的第二氧化物半导体层的层叠体， 所述第二氧化物半导体层在所述栅极绝缘膜上形成， 并且，所述第一氧化物半导体层在所述第二氧化物半导体层与所述蚀刻阻挡层之间形 成， 且在所述第一氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量的原 子比满足 Ga/(In+Ga) =0.50 以上且 0.80 以下、 Ga/ (In+Ga+Zn+Sn )=0.15 以上且 0.45 以下、 Sn/ (In+Ga+Zn+Sn )= 0 · 05 以上且 0 · 25 以下，并且 所述第二氧化物半导体层中，各金属元素的含量相对于全部金属元素的含量的原子比 满足 In/(In+Ga) =0.60 以上且 0.75 以下、 In/ (In+Ga+Sn )= 0 · 30 以上且 0 · 58 以下、 Sn/(In+Ga+Sn)=0.15 以上且 0.38 以下。3. 如权利要求1所述的薄膜晶体管，其中，所述第二氧化物半导体层的厚度为5nm以上。4. 如权利要求2所述的薄膜晶体管，其中，所述第二氧化物半导体层的厚度为5nm以上。5. 如权利要求2所述的薄膜晶体管，其中，通过所述源-漏电极用膜的蚀刻和光刻法形 成所述源-漏电极时，使用抗蚀剂剥离液。6. 如权利要求5所述的薄膜晶体管，其中，以湿蚀刻或干蚀刻进行所述蚀刻。7. 如权利要求6所述的薄膜晶体管，其中，以使用酸系蚀刻液的湿蚀刻进行所述蚀刻。8. 如权利要求1~7中任一项所述的薄膜晶体管，其中，所述源一漏电极用膜由选自Mo、 Mo合金、Ti、Ti合金中的至少一种的金属膜构成。9. 如权利要求1~7中任一项所述的薄膜晶体管，其中， 所述源-漏电极用膜是从氧化物半导体层侧开始依次包含 选自Mo、Mo合金、Ti、Ti合金中的至少一种的金属膜、与 选自Al、A1合金、Cu和Cu合金中的至少一种的金属膜的层叠结构的层叠膜。10. -种显示装置，其具备权利要求1所述的薄膜晶体管。11. 一种显示装置，其具备权利要求2所述的薄膜晶体管。
【文档编号】G02F1/1368GK105917450SQ201580004436
【公开日】2016年8月31日
【申请日】2015年1月15日
【发明人】后藤裕史, 三木绫, 越智元隆
【申请人】株式会社神户制钢所